Intel meldet bis September 2026 mehr als 1.000.000 300-mm-Wafer, die durch High-NA-EUV-Scanner verarbeitet wurden. Die Zahl umfasst allerdings Wafer aus Installation, Zertifizierung, Forschung und Entwicklung sowie Produktion. Sie steht damit nicht für eine Million vollständig kommerzieller Wafer, die jeweils komplett mit High-NA-EUV belichtet wurden. Der eigentliche industriepolitische Sprengstoff liegt in Intels Erfahrung mit der Technik – und in einem noch ungelösten Problem bei großen Chipflächen.
Was Intels Million-Wafer-Zahl tatsächlich bedeutet
High-NA-EUV ist die nächste Ausbaustufe der extrem ultravioletten Lithografie. Bei diesem Verfahren werden die Strukturen eines Chips mit EUV-Licht auf einen Wafer übertragen. Die höhere numerische Apertur – bei der EXE-Plattform beträgt sie 0,55 statt 0,33 bei konventioneller EUV – soll feinere Strukturen ermöglichen und die Zahl zusätzlicher Strukturierungsschritte verringern.
Intels gemeldete Summe ist vor allem ein Maß für die Nutzung der High-NA-Infrastruktur. In ihr stecken nicht nur Produktionsaktivitäten, sondern auch Arbeiten beim Aufbau und bei der Zertifizierung der Anlagen sowie Forschungs- und Entwicklungsprozesse. Genau diese Mischung macht die Zahl für die Prozessentwicklung interessant: Viele Durchläufe können helfen, Abläufe zu optimieren und typische Probleme einer neuen Fertigungstechnik früher zu erkennen.
Zum gemeldeten Anlagenbestand gehören zwei ASML TWINSCAN EXE:5000 und mindestens ein TWINSCAN EXE:5200B. Die genaue Zahl der EXE:5200B-Systeme lässt sich daraus nicht ableiten. Ebenso wenig wird aus der Wafer-Summe automatisch ein Vorsprung bei Ausbeute, Kosten oder Kundenaufträgen.
Warum High-NA größere Chips vor ein Feldproblem stellt
High-NA-EUV nutzt anamorphe Optik mit einer 4×/8×-Vergrößerung. Vereinfacht gesagt wird das Muster in einer Richtung anders abgebildet als in der anderen. Das verbessert die Auflösung, verkleinert mit einer herkömmlichen Maske aber zugleich das nutzbare Belichtungsfeld.
Eine Standardmaske im Format 6×6 Zoll erzeugt bei High-NA-EUV ein Feld von ungefähr 26×16,5 mm. Bei konventioneller EUV mit 0,33 numerischer Apertur steht dagegen ein Feld von 26×33 mm zur Verfügung. Für große Dies, die über das kleinere High-NA-Feld hinausreichen, muss der Belichtungsvorgang deshalb aufgeteilt werden.
Das ist der Punkt, an dem aus einem Auflösungsgewinn ein Fertigungsproblem werden kann. Ein Chip lässt sich nicht einfach an irgendeiner Stelle teilen. Die beiden Teilbereiche müssen an ihrer gemeinsamen Grenze äußerst präzise zusammenpassen. Schon kleine Abweichungen können die Ausbeute beeinträchtigen oder zusätzliche Anforderungen an das Design und die Fertigungsplanung stellen.
ASML nennt für die TWINSCAN-EXE-Plattform eine Auflösung von 8 nm und einen um 40 Prozent höheren Bildkontrast gegenüber NXE. Das sind Herstellerangaben zur Plattform, keine unabhängigen Messwerte aus der hier beschriebenen Produktion. Sie erklären aber, weshalb High-NA-EUV für künftige Logik- und Speicherchips attraktiv ist: Mehr Kontrast und höhere Auflösung sollen feinere Strukturen ermöglichen – wenn die Fertigung die zusätzlichen Komplexitäten beherrscht.
Stitching: zwei Belichtungen, mehr Aufwand
Stitching bezeichnet bei High-NA-EUV die Nutzung von zwei aufeinanderfolgenden Belichtungen, um einen größeren Chipbereich abzudecken. Die beiden Teilbilder werden an einer gemeinsamen Kante präzise ausgerichtet. Für große Dies erweitert das den nutzbaren Bereich, bringt aber einen zusätzlichen Prozessschritt und höhere Anforderungen an die Passgenauigkeit mit sich.
Die gemeldeten Durchsatzzahlen des TWINSCAN EXE:5200B zeigen, warum dieser Unterschied nicht nur auf dem Papier zählt:
| Konfiguration | Maskenformat | Belichtungsfeld | Belichtungsmethode | Durchsatzkontext |
| Standard-High-NA-Maske | 6×6 Zoll | ungefähr 26×16,5 mm | Eine Belichtung deckt das halbe Feld ab; größere Dies können Stitching erfordern | 175 Wafer pro Stunde ohne den berichteten Stitching-Nachteil |
| Größeres Ziel für High-NA | 6×12 Zoll | Ziel: 26×33 mm | Ein vollständiges Feld soll in einem Vorgang belichtet werden | Intel verfolgt diesen Ansatz; eine einsatzbereite, kompatible Lösung ist nicht bestätigt |
| High-NA mit Stitching | 6×6 Zoll | Größerer Bereich durch zwei Teilfelder | Zwei aufeinanderfolgende, präzise ausgerichtete Belichtungen | 125 Wafer pro Stunde beim EXE:5200B mit Stitching |
Die Differenz zwischen 175 und 125 Wafern pro Stunde entspricht 50 Wafern pro Stunde. Bezogen auf 175 Wafer pro Stunde sind das rechnerisch rund 28,6 Prozent weniger Durchsatz. Das ist ein Vergleich der angegebenen Betriebsfälle, keine allgemeine Aussage über jede High-NA-Fertigung oder jeden Chip.
Intels 6×12-Zoll-Maskeninitiative
Intel arbeitet mit Partnern an Fotomasken im Format 6×12 Zoll. Sie sollen ein vollständiges High-NA-Feld von 26×33 mm in einer Belichtung ermöglichen und damit das Stitching bei großen Dies vermeiden.
Das wäre mehr als eine größere Glasscheibe. Eine solche Maske müsste in die Belichtungsanlage, die Maskenhandhabung und die gesamte Fertigungskette passen. Auch die Herstellung und Qualifizierung der größeren Masken gehören zu diesem Ökosystem. Ob bestehende oder geplante Scanner die größeren Masken ohne grundlegende Änderungen unterstützen, ist nicht bestätigt. Ebenso ist die 6×12-Zoll-Variante kein etablierter Industriestandard.
Der Ansatz ist deshalb eine Entwicklungsrichtung, keine bereits verfügbare Produktionsgarantie. Intel versucht damit, den praktischen Nachteil der anamorph abgebildeten High-NA-Felder zu entschärfen: Die Technik soll ihre höhere Auflösung behalten, ohne bei großen Chipflächen regelmäßig auf zwei verbundene Belichtungen angewiesen zu sein.
Intel und TSMC setzen unterschiedliche Zeitpunkte
Intel sammelt bereits umfangreiche High-NA-Erfahrung und meldet die Verarbeitung von mehr als einer Million 300-mm-Wafern über verschiedene Phasen des Programms hinweg. TSMC wird dagegen ein Ziel für den Einsatz von High-NA-EUV in der Fertigung fortschrittlicher Prozessknoten um 2030 zugeschrieben. Dabei handelt es sich um einen gemeldeten Zukunftsplan, nicht um bereits abgeschlossene Einführung.
Hinter dem unterschiedlichen Tempo stehen vor allem die Reife der Anlagen, ihre Kosten und die Frage, wie viele Scanner eine moderne Fabrik benötigt. High-NA-EUV ist nicht nur eine Frage der maximalen Auflösung. Für eine Foundry zählen auch Durchsatz, Ausbeute, Wartung, Flächenplanung und die Wirtschaftlichkeit über große Produktionsvolumen.
| Unternehmen | High-NA-Position | Zeitpunkt | Zentrale Abwägung |
| Intel | Meldet mehr als 1.000.000 verarbeitete 300-mm-Wafer und verfolgt eine 6×12-Zoll-Maskeninitiative | Nutzung über Installation, Zertifizierung, Forschung, Entwicklung und Produktion bis September 2026 gemeldet | Früher Erfahrungsgewinn trifft auf Stitching-Aufwand und offene Fragen zur größeren Maske |
| TSMC | High-NA-Einsatz für die Fertigung fortschrittlicher Knoten wird angestrebt | Ziel um 2030 gemeldet | Reife der Werkzeuge, Kosten und der Bedarf an mehreren Scannern pro Fabrik spielen eine Rolle |
Das ist kein fairer Vergleich von Prozessqualität oder Geschäftserfolg. Die Unternehmen setzen lediglich unterschiedliche Schwerpunkte beim Zeitpunkt und bei der wirtschaftlichen Bewertung der Technik.
Was daraus folgt – und was nicht
Der Meilenstein spricht für einen gemeldeten Nutzungs- und Lernvorsprung von Intel bei High-NA-EUV. Wer die Anlagen früher und intensiver einsetzt, kann mehr Erfahrung mit Belichtung, Prozessintegration und Optimierung sammeln. Für eine Foundry ist dieses Wissen wertvoll, weil es später in stabilere Abläufe und besser planbare Fertigung einfließen kann.
Er belegt aber keine allgemeine technologische Führung vor TSMC oder Samsung. Dafür müssten vergleichbare Daten zu Ausbeute, Kosten pro Wafer, Leistungsaufnahme, Transistordichte, Produktionsvolumen und Kundenakzeptanz vorliegen. Die Million-Wafer-Zahl beantwortet diese Fragen nicht.
Auch die Angabe zur Nutzung von High-NA-EUV bei 18A und bestimmten Panther-Lake-Schichten sollte nicht weiter verallgemeinert werden: Sie beschreibt die gemeldete Einbindung der Technik, nicht automatisch jede Schicht, jeden Chip oder eine vollständig High-NA-belichtete Produktion.
Für die Halbleiterbranche ist deshalb weniger die Schlagzeile „eine Million Wafer“ entscheidend als die nächste praktische Etappe: Kann Intel den Erfahrungsvorsprung in hohe Ausbeute, verlässlichen Durchsatz und wettbewerbsfähige Kosten übersetzen? Und gelingt es, das Feldproblem großer Dies mit einer 6×12-Zoll-Maske tatsächlich zu lösen? Erst diese Antworten würden aus einem beeindruckenden Nutzungsmeilenstein einen belastbaren Fertigungsvorteil machen.
