Intel avrebbe processato più di 1.000.000 di wafer da 300 mm con scanner High-NA EUV entro settembre 2026. Il numero comprende wafer usati per installazione, certificazione, ricerca e sviluppo e produzione: è quindi un totale cumulativo di utilizzo della tecnologia, non un conteggio di un milione di wafer commerciali lavorati interamente con High-NA EUV.
Il dato è importante perché mostra quanto Intel abbia già utilizzato questa piattaforma di litografia. Ma il punto più interessante, per capire cosa comporta davvero il traguardo, è un altro: la High-NA aumenta la capacità di imprimere dettagli molto piccoli, però con le maschere attuali restringe il campo esposto. Per i chip grandi questo può significare aggiungere un passaggio delicato, lo stitching.
Che cosa conta davvero il milione di wafer di Intel
La High-NA EUV è la generazione di litografia a ultravioletti estremi con apertura numerica più elevata. Nel caso della piattaforma TWINSCAN EXE, l’apertura numerica indicata è 0,55, contro 0,33 per la EUV convenzionale. Le ottiche sono anamorfiche, con ingrandimento 4×/8×: una scelta che migliora la risoluzione, ma modifica anche la porzione di wafer coperta da ogni esposizione.
Il totale riportato da Intel supera il milione di wafer da 300 mm e include fasi molto diverse tra loro. Un wafer usato durante l’installazione o la certificazione dello scanner pesa nel conteggio tanto quanto uno coinvolto nella ricerca, nello sviluppo o nella produzione. La cifra racconta dunque soprattutto l’esperienza accumulata nell’uso degli scanner e nell’integrazione del processo.
È una distinzione tutt’altro che accademica. Un volume elevato di lavorazione può aiutare a mettere a punto sequenze, allineamento e parametri di processo, ma non equivale automaticamente a rese più alte, costi inferiori o maggiore adozione da parte dei clienti.
Perché la High-NA crea un limite per i chip grandi
Con una maschera standard da 6×6 pollici, la High-NA produce un campo di esposizione di circa 26×16,5 mm. La EUV convenzionale, invece, è associata a un campo completo di circa 26×33 mm.
La differenza è semplice da visualizzare: la tecnologia più avanzata lavora su dettagli più piccoli, ma con una “finestra” esposta più stretta. Se il die supera quella superficie, una singola passata non basta. Ed è qui che entra in scena lo stitching.
Il problema non riguarda soltanto la dimensione nominale del chip. Due esposizioni devono combaciare con precisione sul bordo comune, mantenendo l’allineamento del disegno. Ogni passaggio aggiuntivo rende il flusso produttivo più complesso e può pesare sulla capacità dello scanner.
ASML indica per la piattaforma TWINSCAN EXE una risoluzione di 8 nm e un miglioramento del contrasto d’immagine del 40% rispetto a NXE. Sono specifiche dichiarate dal produttore per la piattaforma, non misurazioni indipendenti di una produzione Intel.
Stitching: due esposizioni e una precisione estrema
Lo stitching è l’uso di due esposizioni High-NA successive per coprire un’area più grande. Le due porzioni devono essere unite lungo una linea di confine con un allineamento estremamente preciso: non è un semplice “scatto in più”, ma un passaggio che coinvolge geometria, registrazione dei pattern e tempi di lavorazione.
Nel caso del TWINSCAN EXE:5200B, il throughput riportato è di 175 wafer l’ora senza la penalizzazione associata allo stitching e di 125 wafer l’ora quando lo stitching viene utilizzato. La differenza è di 50 wafer l’ora, pari a circa il 28,6% rispetto ai 175 wafer l’ora del caso senza penalizzazione.
| Configurazione | Formato della maschera | Campo di esposizione | Metodo di esposizione | Throughput |
| High-NA attuale | 6×6 pollici | Circa 26×16,5 mm | Una esposizione per il campo disponibile; due esposizioni per coprire die più grandi | TWINSCAN EXE:5200B: 125 wafer l’ora quando viene usato lo stitching |
| EUV convenzionale | Maschera standard | Circa 26×33 mm | Campo completo in una esposizione | — |
| Direzione con maschera più grande | 6×12 pollici, proposta | Campo previsto di 26×33 mm | Una esposizione pensata per evitare lo stitching | — |
La tabella chiarisce il compromesso: la High-NA punta a una maggiore capacità di risoluzione, mentre il formato attuale della maschera può costringere a dividere il campo. In fabbrica, però, ogni divisione ha un costo in termini di tempo e gestione. La fisica non concede sconti.
La scommessa sulle maschere da 6×12 pollici
Intel sta perseguendo, con partner del settore, un concetto di fotomaschera da 6×12 pollici. L’obiettivo riportato è tornare a un campo High-NA completo di circa 26×33 mm in una sola operazione, evitando così lo stitching per i die che rientrano in quella superficie.
Se la soluzione diventasse utilizzabile, potrebbe ridurre il compromesso tra precisione e copertura. Ma oggi va descritta per quello che è: un’iniziativa in sviluppo. Non è confermato che le maschere più grandi siano già impiegabili sugli scanner esistenti o che diventino lo standard dell’industria.
Il passaggio richiederebbe un ecosistema coerente: maschere, scanner, gestione dei materiali e procedure di produzione dovrebbero lavorare insieme. Una maschera più grande, da sola, non risolve automaticamente il problema se l’apparecchiatura non è progettata o qualificata per sfruttarla.
Intel e TSMC scelgono tempi diversi
Intel sta accumulando un utilizzo High-NA molto consistente, mentre per TSMC è stato riportato un obiettivo intorno al 2030 per l’adozione della tecnologia nella produzione ad alto volume di nodi avanzati. Si tratta di un piano futuro riportato, non di un’adozione già completata né di una scadenza garantita.
Il motivo della prudenza riguarda soprattutto il rapporto tra maturità degli strumenti, costo e dimensione delle fabbriche. Una linea avanzata può richiedere molti scanner: prima di investire su larga scala, un produttore deve capire se i vantaggi di risoluzione e densità compensano la complessità operativa e il capitale necessario.
| Azienda | Posizione High-NA riportata | Tempistica | Principale compromesso |
| Intel | Ha riportato oltre 1.000.000 di wafer da 300 mm processati con scanner High-NA, includendo installazione, certificazione, R&S e produzione | Traguardo riportato a settembre 2026 | Maggiore esperienza d’uso, ma lo stitching può ridurre il throughput per i die più grandi |
| TSMC | È stato riportato un piano di adozione della High-NA per la produzione ad alto volume di nodi avanzati | Obiettivo intorno al 2030 | Valutazione di maturità degli strumenti, costi e numero di scanner necessari in una fab avanzata |
Questa è una differenza di tempistica e di esposizione al rischio industriale. Non basta per decretare un vincitore assoluto: la competitività di un processo comprende anche resa, consumi, densità, costi, volumi e clienti.
Che cosa dimostra davvero il traguardo
Il milione di wafer indica un vantaggio riportato nell’utilizzo della High-NA e nell’apprendimento del processo. Più lavorazioni possono offrire più occasioni per ottimizzare l’integrazione tra scanner, materiali e flussi produttivi. È un vantaggio concreto, ma circoscritto.
Non dimostra da solo che Intel abbia rese superiori, costi più bassi, consumi migliori, maggiore densità dei transistor o più clienti rispetto a TSMC e Samsung. Non dimostra nemmeno un vantaggio complessivo di due o quattro anni nella tecnologia di processo.
Per chi segue i chip da vicino, la notizia va quindi letta su due livelli. Il primo è quantitativo: Intel ha raggiunto un volume High-NA riportato molto elevato. Il secondo è ingegneristico: la stessa tecnologia introduce il problema del campo ridotto e dello stitching, che Intel prova ad affrontare con maschere da 6×12 pollici ancora non confermate come soluzione produttiva.
Il punto da osservare d’ora in poi non sarà soltanto quanti wafer passeranno dagli scanner. Sarà capire se l’esperienza accumulata si tradurrà in resa, costi e produzione competitiva — e se la strada delle maschere più grandi riuscirà davvero a togliere di mezzo la cucitura tra due esposizioni.
