Andrea Gallo, CEO de RISC-V International, pronosticó que los procesadores RISC-V de alto rendimiento llegarían en 2026, según informó EET China el 20 de octubre durante la sexta RISC-V China Summit. Para usarlos en servidores, la arquitectura del procesador es solo una parte: la plataforma también debe cubrir requisitos de interrupciones, acceso a memoria, PCIe, fiabilidad y seguridad. La cumbre se celebró en Shenzhen del 18 al 20 de octubre; NeoTeo publicó una previa con las fechas de la cita.

Qué necesita un servidor RISC-V además de sus núcleos

La especificación Server SoC Requirements v1.0, de RISC-V International, define requisitos y recomendaciones para el sistema completo. Abarca relojes y temporizadores, interrupciones, IOMMU, PCIe, fiabilidad y capacidad de servicio (RAS), calidad de servicio (QoS), gestión, monitorización del rendimiento y seguridad. La especificación oficial permite ver qué debe resolver el diseño alrededor del procesador.

La distinción entre «MUST» y «SHOULD» importa: el documento reserva el primer término para requisitos obligatorios y el segundo para recomendaciones. Por ejemplo, exige una raíz de confianza de hardware como raíz principal de confianza. En cambio, recomienda admitir memoria DRAM externa cifrada y una interfaz TPM 2.0. Son criterios para diseñar la plataforma, no una prueba del rendimiento de un chip concreto.

Interrupciones para el sistema y la virtualización

El documento exige compatibilidad con la RISC-V Advanced Interrupt Architecture (AIA). Las interrupciones externas deben usar MSI, o interrupciones señalizadas por mensaje. También fija mínimos para el IMSIC, el controlador de interrupciones: un archivo para el modo supervisor (S) y al menos cinco para el modo supervisor virtualizado (VS).

Estos requisitos llevan el diseño más allá del núcleo: la plataforma debe gestionar las interrupciones del sistema y disponer de los recursos previstos para los entornos virtualizados. Un recuento de núcleos, por sí solo, no responde a esa parte del trabajo.

IOMMU y PCIe: control del acceso a memoria

Una IOMMU, unidad de gestión de memoria de entrada y salida, regula el acceso directo a memoria (DMA) que realizan los periféricos. La especificación exige que los dispositivos capaces de usar DMA y los puertos raíz PCIe accesibles por software estén bajo su control, con las excepciones que detalla el documento.

PCIe también tiene requisitos propios para el subsistema y sus funciones. Junto con la IOMMU, estos criterios son importantes para que los dispositivos puedan comunicarse con el sistema sin dejar sin control sus accesos a memoria. La especificación no fija un número concreto de IOMMU.

Fiabilidad, gestión y seguridad

RAS reúne fiabilidad, disponibilidad y capacidad de servicio. La especificación también aborda calidad de servicio, gestión y monitorización del rendimiento, aspectos necesarios para administrar y observar la plataforma, además de la ejecución de instrucciones.

En seguridad, la raíz de confianza de hardware es un requisito. El cifrado de la DRAM externa y la interfaz TPM 2.0 aparecen como recomendaciones. Esa diferencia da una guía práctica al leer la especificación: no todas sus cláusulas tienen el mismo carácter.

Qué estados se atribuyeron a los diseños de la cumbre

EET China describió SiFive BigSky como una plataforma de desarrollo para centros de datos con 32 núcleos RVA23 a 2,0 GHz y Ubuntu 26.04 LTS. También informó de que Epic Semi Contrail AIX estaba comercializado y le atribuyó 32 núcleos escalares, 16 núcleos aceleradores de IA y una cifra de 75 TOPS.

Para Tenstorrent Atlantis, el mismo medio describió un grupo de ocho núcleos Ascalon X y un plan para encender el SoC y la placa durante el cuarto trimestre de 2026. Son estados y especificaciones atribuidos a ese informe; las cifras de núcleos, frecuencia y TOPS no forman una comparación de rendimiento entre esos diseños.

RISC-V no determina por sí solo el rendimiento

RISC es un enfoque de diseño que suele utilizar instrucciones sencillas y regulares, con operaciones de carga y almacenamiento separadas de la aritmética entre registros. CISC se asocia tradicionalmente con instrucciones más complejas y operaciones de memoria más directas. La etiqueta describe tendencias de diseño: el rendimiento de un procesador concreto depende de su implementación, el software y la carga de trabajo.