Al sesto RISC-V China Summit, tenutosi a Shenzhen dal 18 al 20 ottobre 2026, Andrea Gallo ha previsto l’arrivo nel 2026 di processori applicativi RISC-V ad alte prestazioni, secondo EET China. Per impiegare un processore in un server, però, contano anche i requisiti dell’intera piattaforma: la specifica RISC-V Server SoC Requirements v1.0 tratta interrupt, accesso alle periferiche, affidabilità e sicurezza.
Cosa serve a un server RISC-V oltre ai core
RISC-V è un’architettura di set di istruzioni, cioè l’insieme di regole che definisce come il software comunica con il processore. La specifica per i SoC server di RISC-V International definisce requisiti e raccomandazioni a livello di sistema. Comprende temporizzatori, interrupt, IOMMU, PCIe, affidabilità e disponibilità, qualità del servizio, gestione, monitoraggio delle prestazioni e sicurezza.
La distinzione tra requisiti obbligatori e raccomandazioni è concreta. La specifica richiede una radice hardware di fiducia come base primaria per la sicurezza. Raccomanda inoltre il supporto alla cifratura della memoria DRAM esterna e a un’interfaccia TPM 2.0. Per i progettisti, questo significa che un conteggio dei core o la compatibilità con un profilo ISA non descrivono da soli le protezioni e le funzioni di gestione dell’intero server.
La specifica ufficiale RISC-V Server SoC Requirements v1.0 raccoglie questi criteri di piattaforma. Il sesto summit si è svolto a Shenzhen dal 18 al 20 ottobre; la precedente notizia di NeoTeo aveva anticipato sede e date dell’evento.
Interrupt, DMA e PCIe
La specifica impone il supporto alla RISC-V Advanced Interrupt Architecture (AIA) e l’uso di interrupt MSI per quelli esterni. L’IMSIC, il controller per gli interrupt, deve offrire un file per la modalità S e almeno cinque file per la modalità VS. Sono requisiti che riguardano la gestione delle interruzioni da parte del sistema, compresi i contesti di supervisione e virtualizzazione.
Anche l’accesso diretto alla memoria richiede protezioni. Le periferiche capaci di usare il DMA e le porte root PCIe accessibili dal software devono essere governate da una IOMMU, salvo le esenzioni previste dalla specifica. L’IOMMU controlla gli accessi alla memoria effettuati dai dispositivi; per chi progetta o integra un server, è quindi un elemento del sistema I/O, non una proprietà desumibile dal solo processore.
Cosa indicano i progetti citati al summit
Nel resoconto del 20 ottobre, EET China ha descritto SiFive BigSky come una piattaforma di sviluppo per data center con 32 core RVA23 a 2,0 GHz, in grado di eseguire Ubuntu 26.04 LTS. La stessa testata ha riportato per Epic Semi Contrail AIX 32 core scalari, 16 core per l’accelerazione AI e una prestazione dichiarata di 75 TOPS; ha descritto il prodotto come commercializzato. Ha inoltre menzionato supporto a DDR5, PCIe Gen5 ed espansione della memoria CXL.
Sono configurazioni e stati riportati da EET China, non risultati di un confronto prestazionale tra piattaforme. La stessa cautela vale per Tenstorrent Atlantis: il resoconto descrive un cluster di otto core Ascalon X e indica il power-on del SoC e della scheda come obiettivo per il quarto trimestre 2026. Ciascun dato descrive un aspetto diverso del progetto; nessuno, preso da solo, dimostra che un sistema soddisfi tutti i requisiti della specifica server.
RISC non determina da solo le prestazioni
RISC, sigla di Reduced Instruction Set Computer, indica un approccio progettuale che tende a usare istruzioni semplici e regolari. Nelle implementazioni tipiche, le operazioni di caricamento e memorizzazione dei dati sono separate dai calcoli eseguiti sui registri. CISC, l’approccio tradizionalmente associato a istruzioni più complesse, descrive una diversa scelta progettuale.
Queste categorie non permettono di stabilire quale processore sia più veloce. Le prestazioni dipendono dall’implementazione, dal software e dal carico di lavoro: per valutare una piattaforma server servono quindi dati riferiti allo stesso compito e alle stesse condizioni, oltre ai requisiti di sistema che ne regolano I/O, affidabilità e sicurezza.
