Na szóstej RISC-V China Summit, która odbyła się w Shenzhen w dniach 18–20 października 2026 r., Andrea Gallo, dyrektor generalny RISC-V International, prognozował, że wysokowydajne procesory aplikacyjne RISC-V zadebiutują w 2026 r. W serwerze liczą się jednak także przerwania, ochrona urządzeń wykonujących DMA, PCIe, zarządzanie i bezpieczeństwo. Te wymagania opisuje specyfikacja RISC-V Server SoC Requirements.
Szczyt odbył się w Shenzhen 18–20 października; NeoTeo wcześniej opublikowało zapowiedź wydarzenia.
Co oznacza RISC-V w serwerze?
RISC-V to architektura zestawu instrukcji, czyli definicja poleceń, które procesor rozumie. Sama architektura ani liczba rdzeni nie opisuje całej platformy serwerowej. Potrzebne są też układy i mechanizmy obsługujące komunikację z urządzeniami, maszyny wirtualne, błędy oraz bezpieczeństwo.
Specyfikacja RISC-V International dotyczy całego układu SoC. Rozróżnia wymagania obowiązkowe, oznaczone MUST, i zalecenia, oznaczone SHOULD. To istotne rozróżnienie: zalecenie opisuje kierunek projektowania, a nie obowiązkowy warunek.
Przerwania i DMA: obsługa urządzeń oraz wirtualizacji
Serwerowy SoC musi obsługiwać RISC-V Advanced Interrupt Architecture (AIA), a przerwania zewnętrzne przekazywać jako MSI, czyli przerwania sygnalizowane komunikatami. Kontroler IMSIC musi zapewniać plik przerwań dla trybu S oraz co najmniej pięć plików dla VS-mode. Specyfikacja określa też minimum 255 identyfikatorów przerwań dla pliku S-mode i 63 dla plików VS-mode. Wymagania VS-mode pozwalają przełączać konteksty do pięciu wirtualnych procesorów na jednym rdzeniu bez przenoszenia zawartości pliku przerwań do pamięci.
IOMMU, czyli jednostka zarządzająca dostępem urządzeń do pamięci, musi nadzorować urządzenia zdolne do DMA oraz dostępne programowo porty root PCIe. Są wyjątki, między innymi dla kontrolerów przerwań i kontrolerów zarządzających zasobami zarezerwowanymi dla własnego użytku. Dzięki IOMMU system operacyjny lub hypervisor może ograniczyć obszar pamięci, do którego urządzenie wykonuje DMA. Ma to znaczenie również przy przypisywaniu urządzeń maszynom wirtualnym.
PCIe, niezawodność i bezpieczeństwo
Wymagania obejmują zachowanie podsystemu PCIe, w tym obsługę błędów i funkcje potrzebne do współpracy urządzeń z oprogramowaniem serwera. Specyfikacja opisuje też RAS, czyli niezawodność, dostępność i serwisowalność, a także jakość usług (QoS), monitorowanie wydajności i zarządzanie platformą. W tych obszarach część zapisów ma status zaleceń SHOULD.
Sprzętowy główny element zaufania musi być podstawą zaufania w SoC. Specyfikacja zaleca również obsługę szyfrowania pamięci DRAM poza układem oraz interfejsu TPM 2.0. To wymagania dotyczące platformy, a nie samej listy rdzeni.
Jakie procesory RISC-V wymieniono na szczycie?
EET China wymieniło jako przykłady układów serwerowych lub centrów danych SiFive BigSky, Tenstorrent Atlantis, Epic Semi Contrail AIX, NextSilicon Arbel, SpacemiT V100 i OpenChip BER10. Relacja przypisała im różne konfiguracje i etapy rozwoju.
SiFive BigSky opisano jako platformę rozwojową z 32 rdzeniami RVA23 taktowanymi zegarem 2,0 GHz, działającą pod kontrolą Ubuntu 26.04 LTS. Epic Semi Contrail AIX przedstawiono jako produkt skomercjalizowany: według relacji ma 32 rdzenie skalarne, 16 rdzeni akceleratora AI i deklarowaną wydajność 75 TOPS, a także DDR5, PCIe Gen5 i możliwość rozszerzania pamięci przez CXL.
W przypadku Tenstorrent Atlantis relacja opisywała ośmiordzeniowy klaster Ascalon X i plan uruchomienia SoC oraz płyty w IV kwartale 2026 r. NextSilicon Arbel miał przechodzić od układu testowego do produkcji wolumenowej. Są to odrębne statusy projektów, a nie wyniki wspólnego testu wydajności.
EET China podało również, że uruchomiona w marcu 2026 r. usługa RISC-V Runners zgromadziła w chwili publikacji ponad 88 tys. przebiegów CI w 480 repozytoriach i 212 organizacjach. Usługa służy do uruchamiania testów na sprzęcie RISC-V.
Czy RISC oznacza, że procesor będzie szybszy?
Nie. RISC zwykle oznacza podejście oparte na prostszych, regularnych instrukcjach; operacje na pamięci są w nim często oddzielone od obliczeń wykonywanych na rejestrach. CISC tradycyjnie dopuszcza bardziej złożone instrukcje i operacje pamięciowe. Te kategorie opisują tendencje projektowe. O wydajności konkretnego procesora decydują jego implementacja, oprogramowanie i rodzaj obciążenia.
Przy ocenie platformy sprawdź więc obsługę przerwań, ochronę DMA przez IOMMU, podsystem PCIe oraz funkcje zarządzania i bezpieczeństwa. Liczbę rdzeni, taktowanie i deklaracje TOPS traktuj jako parametry konfiguracji, a wydajność porównuj na podstawie testów tego samego rodzaju obciążenia.
