Micron no seguirá adelante con la DRAM 4F², según las declaraciones atribuidas a Scott DeBoer, presidente y director de tecnología y productos de la compañía. En un acto de Micron celebrado el 21 de octubre de 2026, DeBoer explicó que la empresa había evaluado esta arquitectura durante unos veinte años y la descartó por su complejidad, su coste y sus límites de escalado.

Por qué Micron descarta la DRAM 4F²

DeBoer sostuvo que reducir el área nominal de la celda no garantiza una mayor densidad práctica. Según su explicación, también importan el paso, el tamaño y las dimensiones del condensador, el componente que almacena la carga eléctrica en una celda DRAM. La disposición de ese condensador condiciona cuánto puede reducirse el resto de la celda.

Micron considera que la 4F² se puede fabricar en nodos anteriores, pero que escalarla más allá de esos procesos plantea problemas fundamentales y exige más complejidad y coste. La decisión corresponde a la hoja de ruta de Micron, no a una imposibilidad general de fabricar este diseño.

Una celda menor no garantiza más densidad

En estas denominaciones, F representa la dimensión mínima de fabricación usada para describir la geometría de la celda. A igualdad de esa dimensión, una celda 4F² ocupa, en teoría, alrededor de un 33 % menos de área que una 6F². En una disposición ideal, esa diferencia permitiría colocar hasta un 50 % más de celdas en una oblea.

Son comparaciones geométricas, no mediciones de densidad comercial ni de rendimiento de fabricación. Para saber cuánta memoria útil cabe en un chip también cuentan el espacio necesario para los condensadores y las limitaciones del proceso. Por eso, la etiqueta 4F² por sí sola no implica un aumento de un tercio en la densidad práctica de DRAM.

La ruta de Micron y los objetivos de CXMT y YMTC

Micron planea continuar el escalado de la arquitectura 6F², con condensadores más próximos y tecnologías de fabricación más pequeñas, y desarrollar DRAM 3D. Esta última busca aumentar la densidad apilando capas de celdas de memoria. Es un planteamiento distinto de los transistores de canal vertical asociados al diseño 4F² de YMTC: la orientación vertical de un componente no equivale a apilar varias capas de celdas.

En paralelo, a CXMT se le atribuyó el objetivo de introducir antes de que terminara 2026 un módulo de servidor DDR5 RDIMM basado en 4F². Para YMTC se describieron dos proyectos distintos: investigación y pruebas de LPDDR5 de 16 Gb a 7.500 MT/s, iniciadas en octubre de 2025, y un diseño 4F² de transistor de canal vertical con una velocidad objetivo de 9.600 MT/s. Son metas de desarrollo comunicadas por separado, no resultados de productos comerciales.

Micron, por su parte, mantiene el escalado 6F² mientras desarrolla la DRAM 3D.