Micron will 4F²-DRAM nicht weiterverfolgen. Das erklärte Scott DeBoer, Technik- und Produktchef des Unternehmens, bei einer Micron-Veranstaltung. Als Gründe nannte er höhere Fertigungskomplexität und Kosten sowie grundlegende Grenzen bei der Skalierung.

Warum 4F² keine höhere praktische Speicherdichte garantiert

Die Bezeichnungen 4F² und 6F² geben die nominelle Fläche einer DRAM-Zelle an. F steht dabei für die minimale lithografische Strukturgröße. Bei identischen Strukturabmessungen ist eine 4F²-Zelle theoretisch rund 33 Prozent kleiner als eine 6F²-Zelle. In einer idealisierten Rechnung könnten so bis zu 50 Prozent mehr Zellen auf eine Waferfläche passen.

Diese Geometrie allein bestimmt jedoch nicht, wie viele Bits sich praktisch auf einem Chip unterbringen lassen. DeBoer zufolge sind dafür vor allem Abstand, Größe und Abmessungen der Kondensatoren entscheidend. Auch der Transistor muss in diese Anordnung passen. Eine kleinere nominelle Zellfläche garantiert deshalb keinen entsprechenden Zuwachs an nutzbarer Speicherdichte.

DeBoer zufolge lässt sich 4F² bei älteren Prozessknoten durchaus fertigen. Für Micron sprechen jedoch die zusätzlichen Kosten und die höhere Komplexität dagegen. Bei weiterer Skalierung sieht das Unternehmen grundlegende technische Grenzen.

Micron setzt auf 6F² und entwickelt 3D DRAM

Micron will die herkömmliche 6F²-DRAM-Architektur weiter skalieren. Dazu zählen laut der Berichterstattung kleinere Prozessstrukturen und ein verringerter Kondensatorabstand. Für den 1δ-Prozess war die Volumenfertigung in der zweiten Hälfte 2027 vorgesehen; Micron erwartete gegenüber dem Vorgänger einen Bitdichtezuwachs im mittleren 20-Prozent-Bereich.

Daneben entwickelt Micron 3D DRAM. Dabei werden Speicherzelllagen vertikal übereinandergestapelt. Das ist etwas anderes als ein vertikaler Transistorkanal innerhalb einer einzelnen 4F²-Zelle.

CXMT und YMTC verfolgen eigene gemeldete Ziele

Microns Entscheidung betrifft die eigene Roadmap. Für CXMT wurde als Ziel genannt, noch vor Ende 2026 ein 4F²-DDR5-RDIMM für Server zu entwickeln. Für YMTC wurde ein separates 4F²-Design mit vertikalem Transistorkanal und einer Zielrate von 9.600 MT/s beschrieben. Beide Vorhaben sind Entwicklungsziele, keine ausgewiesenen Produktspezifikationen für ausgelieferte Module.