Intel aurait franchi le million de wafers en High-NA

Intel aurait traité plus de 1 000 000 de wafers de 300 mm avec des scanners High-NA EUV en septembre 2026. Le chiffre est spectaculaire, mais il faut le lire correctement : le cumul inclut des wafers liés à l’installation, à la certification, à la recherche et développement ainsi qu’à la production. Il ne correspond donc ni à un million de wafers entièrement traités en High-NA EUV, ni à un million de wafers commerciaux.

Ce jalon signale surtout une avance rapportée dans l’utilisation et l’apprentissage industriel de cette technologie. Il ne suffit pas, à lui seul, à classer Intel devant TSMC ou Samsung pour le rendement, le coût, la densité, la consommation, les volumes clients ou la compétitivité globale des procédés.

Ce que recouvre réellement le million de wafers d’Intel

Un wafer est une plaque de silicium sur laquelle sont fabriquées les puces. Dans le cas présent, Intel parle d’un total cumulé de wafers de 300 mm de diamètre passés par son programme High-NA. La somme rassemble plusieurs étapes : mise en service des équipements, certification, travaux de R&D et activité de production.

Cette nuance change la portée du titre. Un wafer utilisé pour régler ou qualifier une machine n’a pas la même signification industrielle qu’un wafer rempli de produits destinés au marché. Le total reste néanmoins un indicateur important de familiarité avec les outils, les recettes de fabrication et les problèmes d’intégration. Plus une ligne travaille avec une technologie complexe, plus elle accumule d’occasions d’affiner ses procédés — mais cela ne remplace pas les indicateurs qui comptent au bout du compte : rendement, coût par wafer, stabilité et débouchés commerciaux.

Intel avait été associé dès 2024 à la réception, dans l’Oregon, d’un système TWINSCAN EXE:5000 d’ASML. Un total d’environ 30 000 wafers High-NA lui était ensuite attribué fin février 2025, avant le cap rapporté de septembre 2026. Cette chronologie montre l’accumulation de l’expérience ; elle ne fournit pas, en revanche, la répartition détaillée du million entre les différentes activités.

Pourquoi le High-NA réduit le champ d’exposition

La lithographie EUV — pour ultraviolet extrême — projette le motif d’un circuit sur le silicium. La High-NA augmente l’ouverture numérique à 0,55, contre 0,33 pour l’EUV conventionnelle. En pratique, cette évolution vise à imprimer des détails plus fins avec moins d’étapes de multipatterning, c’est-à-dire moins de répétitions pour construire un même motif.

Le gain optique a toutefois une contrepartie peu glamour mais très concrète : l’optique anamorphique de la plateforme High-NA utilise un grandissement 4×/8×, au lieu de 4×/4× pour l’EUV conventionnelle. Avec un masque standard de 6×6 pouces, le champ High-NA exposé sur le wafer mesure ainsi environ 26×16,5 mm. L’EUV conventionnelle peut, elle, couvrir un champ de 26×33 mm avec un masque standard.

Pour les petites zones, cette différence ne pose pas forcément de problème. Pour un grand die, en revanche, le champ disponible peut être trop étroit. C’est là que la fabrication devient une affaire de géométrie et d’alignement au millimètre près — enfin, plutôt à des échelles bien plus petites que cela.

Le stitching impose deux expositions

Le stitching consiste à réaliser deux expositions High-NA successives et à les assembler précisément à la frontière entre les deux zones. Avec un masque de 6×6 pouces, cette méthode permet de couvrir une surface plus grande que le demi-champ d’environ 26×16,5 mm obtenu en une seule passe.

La difficulté est double. Les deux motifs doivent se rejoindre sans décalage perceptible, et cette seconde exposition ajoute du temps au parcours de fabrication. Pour une puce de grande taille, une erreur d’alignement à la jonction peut affecter le résultat final ; le procédé doit donc maîtriser à la fois la précision et le débit.

Sur une TWINSCAN EXE:5200B, le débit rapporté passe de 175 wafers par heure sans la pénalité liée au stitching à 125 wafers par heure lorsque cette technique est utilisée. La différence est de 50 wafers par heure, soit environ 28,6 % de moins par rapport aux 175 wafers par heure de référence. Ce chiffre décrit un contexte de débit rapporté, pas la cadence universelle de toutes les opérations High-NA.

Le problème n’est donc pas simplement de savoir si High-NA imprime plus fin. Il faut aussi déterminer comment faire entrer les grands circuits dans son champ d’exposition sans transformer chaque wafer en parcours d’obstacles.

L’initiative des masques de 6×12 pouces

Pour éviter cette contrainte, Intel travaille avec des partenaires sur une approche utilisant des masques de 6×12 pouces. L’objectif rapporté est de retrouver un champ complet de 26×33 mm en une seule exposition High-NA, sans stitching.

Sur le papier, le bénéfice est clair : moins de jonctions à aligner et un débit potentiellement moins pénalisé par les doubles expositions. Mais il s’agit encore d’une direction de développement. La compatibilité avec les scanners actuels ou futurs, la fabrication de ces masques plus grands et leur intégration dans un écosystème industriel ne sont pas établies comme une solution déployée.

Autrement dit, Intel ne remplace pas aujourd’hui le masque standard par un format 6×12 pouces dans toutes les lignes. L’entreprise cherche à résoudre un verrou précis de la High-NA : son excellente résolution s’accompagne d’un champ réduit, et ce compromis devient particulièrement visible avec les grands dies.

Intel et TSMC ne font pas le même pari de calendrier

Intel pousse déjà l’utilisation de High-NA dans son environnement industriel, tandis que TSMC viserait une adoption autour de 2030 pour la fabrication à grand volume sur des nœuds avancés. Ce calendrier reste un projet rapporté, pas une adoption déjà réalisée ni une garantie de date.

Les raisons avancées pour cette prudence tiennent au coût des outils, à leur maturité et au nombre de scanners nécessaires dans une usine avancée. Une technologie peut être capable de produire des motifs plus fins tout en restant difficile à rentabiliser à grande échelle. Il faut alors arbitrer entre le gain de résolution, le prix des équipements, l’organisation de la fab et le débit obtenu.

Le contraste est donc réel, mais il ne désigne pas automatiquement un vainqueur technologique. Intel accumule davantage d’expérience sur la plateforme, selon les informations rapportées ; TSMC semble privilégier une adoption plus tardive lorsque l’équation industrielle sera jugée plus favorable.

Ce que le jalon ne permet pas de conclure

Le million de wafers ne prouve pas qu’Intel obtient de meilleurs rendements que TSMC ou Samsung. Il ne prouve pas non plus un avantage de coût, de puissance, de densité, de volume client ou une avance générale de deux à quatre ans dans les procédés.

Il permet de formuler une conclusion plus précise : Intel dispose d’une avance rapportée d’utilisation de la High-NA EUV et a eu davantage d’occasions d’en apprendre les contraintes industrielles. C’est une avance potentiellement utile, surtout si elle se traduit par des rendements stables, des coûts maîtrisés et des produits fabriqués en volume. Mais ces conséquences ne découlent pas mécaniquement du compteur de wafers.

Pour les lecteurs qui suivent les processeurs et les fondeurs, le prochain indicateur à surveiller n’est donc pas seulement le nombre cumulé de wafers. Il faudra regarder la façon dont Intel transforme cette expérience en production répétable, notamment pour les grands dies qui rendent le stitching nécessaire. La bataille High-NA se jouera autant dans la précision de l’optique que dans la capacité à faire fonctionner toute l’usine autour d’elle.