A Intel teria processado mais de 1.000.000 de wafers de 300 mm com scanners de litografia High-NA EUV até setembro de 2026. É um marco expressivo de utilização e aprendizado de processo, mas a conta inclui wafers de instalação, certificação, pesquisa e desenvolvimento e produção — portanto, não representa um milhão de wafers comerciais processados integralmente com High-NA EUV.
O número chama atenção por mostrar a experiência acumulada da Intel com uma tecnologia de fabricação ainda cercada por desafios práticos. O mais interessante, porém, está em outro lugar: a High-NA aumenta a capacidade de imprimir estruturas menores, mas reduz o campo que uma máscara convencional consegue expor de uma só vez. Para chips grandes, isso pode obrigar a indústria a fazer duas exposições cuidadosamente alinhadas, em um processo conhecido como stitching.
O que realmente entra no milhão de wafers da Intel
A cifra é um total acumulado de wafers de 300 mm. Ela reúne diferentes etapas do trabalho com os scanners High-NA: instalação dos equipamentos, certificação, pesquisa e desenvolvimento e atividade de produção. A Intel teria alcançado esse volume em setembro de 2026.
Essa distinção é fundamental. Um wafer usado para certificar uma máquina não tem o mesmo significado industrial que um wafer de um lote comercial, embora ambos possam fazer parte da experiência necessária para dominar o processo. A soma mostra quanto material passou pelos equipamentos e ajuda a dimensionar o aprendizado operacional; não revela, sozinha, quantas unidades viraram produtos comerciais nem qual foi o rendimento de cada etapa.
O avanço também representa uma aceleração importante em relação ao contexto anterior. Até o fim de fevereiro de 2025, a Intel teria processado aproximadamente 30.000 wafers com seu equipamento High-NA. O salto posterior reforça a ideia de que a empresa vem usando a plataforma em escala muito maior, mas ainda não transforma volume acumulado em uma classificação completa da tecnologia de fabricação.
A plataforma usada nessa corrida é fornecida pela ASML. A Intel recebeu um componente do primeiro sistema TWINSCAN EXE:5000 High-NA em Oregon em março de 2024, em um contexto de colaboração de longo prazo entre as duas empresas. A família High-NA trabalha com abertura numérica de 0,55, acima dos 0,33 associados à EUV convencional.
Por que a High-NA cria um problema para chips grandes
Na litografia, a máquina projeta sobre o wafer o desenho que dará origem às estruturas do chip. A abertura numérica — ou NA — está relacionada à capacidade do sistema óptico de trabalhar com ângulos maiores e imprimir detalhes menores. A High-NA usa óptica anamórfica com ampliação de 4×/8×, em vez da configuração 4×/4× da EUV convencional.
O ganho de resolução vem acompanhado de uma concessão importante: com uma máscara padrão de 6×6 polegadas, o campo de exposição High-NA fica em aproximadamente 26×16,5 mm. Na EUV convencional, a referência é um campo de 26×33 mm.
Para um die que cabe no meio-campo, a operação segue normalmente. Para um die maior, a máquina precisa cobrir a área em duas passagens. É aí que entra o stitching.
Stitching: duas exposições e alinhamento crítico
Stitching é o uso de duas exposições sucessivas para formar uma área maior no wafer. Cada passagem imprime uma parte do die, e as duas precisam se encontrar com precisão na linha de junção. Um desalinhamento nessa fronteira pode comprometer o circuito — um problema pequeno na escala do equipamento, mas potencialmente enorme para o chip final.
Esse método resolve o problema de cobertura, mas cobra um preço em produtividade e complexidade. Para o TWINSCAN EXE:5200B, a comparação reportada é de 175 wafers por hora sem a penalidade de stitching contra 125 wafers por hora com stitching. A diferença é de 50 wafers por hora nesse cenário de rendimento informado.
O ponto não é apenas a velocidade nominal. Mais exposições significam mais etapas de alinhamento e uma dependência maior da precisão do processo. Para dies grandes, o planejamento do circuito e da fabricação também precisa considerar a posição dessa junção. Em uma fábrica de alto volume, qualquer etapa adicional pode afetar capacidade, custos e rendimento — ainda que o impacto exato dependa do produto e das condições de fabricação.
| Configuração | Formato da máscara | Campo de exposição | Método de exposição | Exemplo de rendimento mencionado |
| High-NA atual | 6×6 polegadas | Aproximadamente 26×16,5 mm | Uma exposição para áreas que cabem no meio-campo; duas para dies maiores | O EXE:5200B é reportado com 125 wafers por hora quando o stitching é usado |
| EUV convencional | 6×6 polegadas | 26×33 mm | Campo completo em uma exposição, conforme a referência comparativa | — |
| Máscara maior em desenvolvimento | 6×12 polegadas | Pretende cobrir 26×33 mm | Uma exposição para o campo completo, sem stitching | — |
A aposta nas máscaras de 6×12 polegadas
A Intel trabalha com parceiros em uma abordagem baseada em máscaras de 6×12 polegadas. A intenção é recuperar um campo completo de 26×33 mm em uma única operação de High-NA, eliminando a necessidade de unir duas exposições para dies maiores.
A ideia é elegante no papel: manter as vantagens de resolução da High-NA sem aceitar toda a penalidade de cobertura da máscara convencional. Mas ainda é uma direção de desenvolvimento, não uma solução industrial já implantada. A fabricação das máscaras maiores, a compatibilidade com os scanners atuais e planejados e a viabilidade de um ecossistema inteiro em torno desse formato continuam em aberto.
Por isso, não dá para tratar a máscara de 6×12 polegadas como padrão futuro da indústria. O que existe é uma aposta técnica da Intel para atacar um gargalo concreto: aumentar a área exposta sem transformar cada die grande em um quebra-cabeça de duas passagens.
Intel e TSMC seguem cronogramas diferentes
A Intel está adotando uma estratégia de uso antecipado da High-NA, acumulando exposição prática ao equipamento e ao processo. A TSMC, por outro lado, é descrita como tendo uma meta de adoção da tecnologia por volta de 2030 para fabricação de alto volume em nós avançados.
Esse cronograma futuro é associado a três preocupações principais: custo dos equipamentos, maturidade da ferramenta e quantidade de scanners necessária para equipar uma fábrica avançada. A própria avaliação atribuída a C.C. Wei, presidente e CEO da TSMC, colocou a maturidade e os custos entre os fatores considerados pela empresa.
A diferença de timing não cria um vencedor automático. Começar antes pode gerar mais familiaridade com integração, otimização e manutenção. Esperar também pode permitir que uma empresa entre quando a tecnologia, as máscaras e a economia de produção estiverem mais maduras. Na fabricação de semicondutores, chegar primeiro é útil — mas fazer isso com rendimento e custo competitivos é o teste que realmente importa.
| Empresa | Posição High-NA reportada | Cronograma | Principal compromisso |
| Intel | Teria acumulado mais de 1.000.000 de wafers de 300 mm em atividades de instalação, certificação, P&D e produção | Uso reportado até setembro de 2026 | Ganha experiência antecipada, mas enfrenta o problema do meio-campo reduzido e do stitching |
| TSMC | Adoção futura da High-NA é reportada como parte do planejamento para fabricação avançada | Meta reportada para por volta de 2030 | Pondera maturidade das ferramentas, custo e a escala necessária para equipar uma fábrica |
O que o marco prova — e o que não prova
O milhão de wafers sustenta uma conclusão específica: a Intel teria acumulado uma vantagem relevante de utilização da High-NA e aprendizado de processo. Quanto mais vezes uma equipe percorre as etapas de preparação, exposição, alinhamento e otimização, mais experiência operacional ela pode acumular.
O número não prova, por si só, que a Intel tenha os melhores rendimentos, o menor custo por wafer, menor consumo de energia, maior densidade de transistores ou mais clientes do que TSMC e Samsung. Também não sustenta a afirmação de que a empresa esteja dois ou quatro anos à frente em tecnologia de processo como um todo. Para chegar a essa conclusão seriam necessárias comparações equivalentes de rendimento, custo, desempenho, densidade e escala de produção.
Também não há motivo para transformar a possível alta das ações da Intel no dia do anúncio em efeito direto e exclusivo do marco High-NA. Movimentos de mercado podem envolver vários fatores simultâneos, e o dado de wafers não funciona como explicação isolada para uma cotação.
O próximo teste é transformar experiência em fabricação competitiva
Para quem acompanha chips, a notícia não significa que um novo processador da Intel passará automaticamente a ser menor, mais rápido ou mais eficiente. O significado é mais industrial: a empresa está acumulando experiência com uma ferramenta avançada enquanto tenta resolver a relação incômoda entre resolução e área de exposição.
A máscara de 6×12 polegadas pode ser uma saída importante, mas ainda precisa deixar o estágio de iniciativa em desenvolvimento. Até lá, o resultado mais sólido é o próprio aprendizado acumulado pela Intel. O próximo capítulo será medir quanto dessa experiência aparece em rendimento, custo e produção em escala — porque, na litografia High-NA, contar wafers é apenas o começo da história.
