Intel zou in september 2026 meer dan 1.000.000 wafers van 300 mm met High-NA-EUV-scanners hebben verwerkt. Dat klinkt als een snoeiharde voorsprong, maar het cijfer heeft een belangrijke voetnoot: het omvat wafers uit de installatie en certificering van de machines, onderzoek en ontwikkeling en productieactiviteit. Het is dus geen telling van één miljoen volledig commerciële wafers die allemaal volledig met High-NA-EUV zijn belicht.
De interessante ontwikkeling zit daardoor niet alleen in de teller. High-NA-EUV moet kleinere structuren op chips mogelijk maken, maar de optiek verkleint tegelijk het belichtingsveld. Voor grote chips betekent dat: twee keer belichten, uiterst precies uitlijnen en snelheid inleveren. Intel werkt daarom aan een veel groter maskerformaat.
Wat Intel precies meet met het miljoen wafers
De gemelde mijlpaal gaat over een cumulatief aantal wafers dat door High-NA-EUV-scanners is verwerkt. De wafers hebben een diameter van 300 mm, het gangbare formaat voor geavanceerde chipproductie. In het totaal zitten verschillende fasen van het programma door elkaar: de ingebruikname en certificering van apparatuur, procesontwikkeling en productie.
Dat maakt het getal vooral relevant als maat voor ervaring met High-NA-integratie. Hoe vaker een fabrikant de machines en het bijbehorende proces gebruikt, hoe meer gelegenheid er is om instellingen, materialen en processtappen op elkaar af te stemmen. Maar wafergebruik is niet hetzelfde als chipkwaliteit. Het cijfer zegt op zichzelf niets beslissends over opbrengst, kosten per wafer, energieverbruik, transistordichtheid of het aantal klanten dat de technologie gebruikt.
Intel meldde eind februari 2025 een veel kleiner tussentotaal van ongeveer 30.000 High-NA-wafers. De sprong naar meer dan één miljoen wafers onderstreept dus hoe intensief het programma sindsdien zou zijn gebruikt. Welke precieze verdeling binnen het nieuwe totaal geldt voor onderzoek, certificering en commerciële productie, is niet publiek uitgesplitst.
Waarom High-NA een veldprobleem oplevert
High-NA staat voor een hogere numerieke apertuur: de maat voor de hoek waaronder licht door het optische systeem wordt geleid. Het High-NA-platform van ASML gebruikt een numerieke apertuur van 0,55, tegenover 0,33 bij conventionele EUV. De optiek werkt anamorf, met een vergroting van 4×/8× in plaats van 4×/4×.
Het voordeel is meer resolutie voor het afbeelden van zeer kleine structuren. ASML beschrijft voor het TWINSCAN EXE-platform een resolutie van 8 nm en 40 procent meer beeldcontrast dan bij NXE. Dat zijn specificaties en vergelijkingen van de fabrikant, geen onafhankelijke metingen in deze context.
De keerzijde is het kleinere veld. Met een conventioneel masker van 6×6 inch beslaat een High-NA-belichting ongeveer 26×16,5 mm. Bij conventionele EUV hoort een volledig veld van ongeveer 26×33 mm. Voor een grote chip die dat laatste formaat benadert, past het ontwerp dus niet in één High-NA-belichting.
Dat is geen detail voor de voetnoten. Het bepaalt hoe een chip wordt ingedeeld, hoeveel belichtingen nodig zijn en hoeveel tijd een productiestap kost.
Stitching vraagt om twee nauwkeurige belichtingen
Stitching betekent dat twee opeenvolgende High-NA-belichtingen samen één groter chipgebied vormen. De grens tussen beide delen moet uiterst precies samenvallen. Een kleine afwijking kan de aansluiting tussen structuren verstoren — precies het soort probleem dat je liever niet introduceert in een proces waarin afmetingen al in nanometers worden besproken.
De methode maakt grotere ontwerpen mogelijk met het bestaande 6×6-inch-masker, maar ze kost throughput: het aantal wafers dat een scanner per uur kan verwerken. Voor de TWINSCAN EXE:5200B wordt een throughput van 175 wafers per uur genoemd zonder de gemelde stitching-penalty, tegenover 125 wafers per uur wanneer stitching wordt gebruikt.
Dat verschil is 50 wafers per uur. Relatief ten opzichte van 175 wafers per uur komt dat neer op ongeveer 28,6 procent minder throughput. De berekening beschrijft alleen deze gemelde vergelijking; ze zegt niet dat elke wafer of elk chipontwerp dezelfde daling laat zien.
De praktische afweging is helder: met stitching blijft het huidige masker bruikbaar en kunnen grotere dies worden belicht, maar de productie wordt trager en de uitlijning kritischer.
Intels 6×12-inch-maskerplan
Intel werkt met partners aan fotomaskers van 6×12 inch. Die moeten volgens de gemelde plannen een volledig High-NA-veld van ongeveer 26×33 mm in één bewerking kunnen bestrijken. Daarmee zou de extra belichting voor grote dies kunnen verdwijnen.
Het woord “moeten” is hier belangrijk. Het 6×12-inch-formaat is een ontwikkelingsrichting, geen bevestigde productiestandaard. Ook is niet bevestigd dat bestaande of geplande scanners zonder grote aanpassingen met zulke maskers kunnen werken. Een groter masker vraagt immers niet alleen om meer materiaal. De hele keten — van maskers en transport tot optiek, mechanica en proceskwalificatie — moet ermee overweg kunnen.
De technische afweging in één oogopslag
| Configuratie | Maskerformaat | Belichtingsveld | Belichtingsmethode | Gemelde throughputcontext |
| High-NA met standaardmasker | 6×6 inch | Ongeveer 26×16,5 mm | Twee belichtingen met stitching voor grotere dies | EXE:5200B: 175 wafers per uur zonder de gemelde stitching-penalty; 125 met stitching |
| Beoogde High-NA-configuratie | 6×12 inch | Beoogd volledig veld van 26×33 mm | Eén belichting, zonder stitching | Geen vergelijkbare gemelde throughputwaarde |
| Conventionele EUV als veldreferentie | Standaardmasker | Ongeveer 26×33 mm | Volledig veld in één belichting | Geen vergelijkbare EXE:5200B-waarde |
De tabel maakt ook duidelijk waarom Intel niet simpelweg “meer wafers” nastreeft. De echte winst moet komen uit een combinatie van resolutie, velddekking en productiesnelheid.
Intel en TSMC kiezen verschillende momenten
Intel zou High-NA-EUV al gebruiken voor een groot traject van installatie, procesontwikkeling en productie. TSMC wordt daarentegen gemeld als een bedrijf dat mikt op High-NA-EUV rond 2030 voor productie op geavanceerde nodes met hoge volumes. Dat is een toekomstige planning, geen bevestiging dat TSMC de technologie inmiddels in productie gebruikt.
De genoemde afwegingen zijn vooral de kosten en volwassenheid van de machines, plus het aantal scanners dat een geavanceerde fabriek nodig heeft. Een fabrikant die vroeg instapt, kan meer proceservaring opbouwen. Een fabrikant die wacht, kan proberen een duur en complex productieproces pas in te zetten wanneer de apparatuur en de bedrijfseconomie gunstiger zijn.
| Bedrijf | High-NA-positie | Timing | Belangrijkste afweging |
| Intel | Zou meer dan 1.000.000 wafers van 300 mm met High-NA-scanners hebben verwerkt en werkt aan een 6×12-inch-maskerrichting | Gemelde activiteit in september 2026 | Vroege proceservaring tegenover de extra complexiteit van stitching en een groter maskerformaat |
| TSMC | Wordt gemeld als bedrijf dat High-NA voor geavanceerde productie overweegt | Gemeld doel rond 2030 | Kosten, volwassenheid van de apparatuur en de schaal van de benodigde scannerinfrastructuur |
Dit is geen ranglijst. Intel heeft op basis van de gemelde waferactiviteit een duidelijke voorsprong in High-NA-gebruik, maar dat is een smallere claim dan zeggen dat Intel technologisch in alle opzichten voorligt.
Wat het mijlpaalbericht niet bewijst
De meer dan één miljoen wafers bewijzen niet dat Intel hogere opbrengsten haalt dan TSMC of Samsung. Evenmin volgt eruit dat Intel goedkoper produceert, zuinigere of snellere chips maakt, meer klanten heeft of een algemene voorsprong van twee tot vier jaar bezit.
Daarvoor zijn vergelijkbare gegevens nodig over onder meer yield — het aandeel bruikbare chips op een wafer — productiekosten, vermogen, dichtheid, klantvolume en productieschaal. Die maatstaven zijn iets anders dan het aantal wafers dat door een High-NA-programma is gegaan.
Het sterkste wat je nu wél kunt zeggen, is dit: Intel heeft volgens de gemelde cijfers veel ervaring opgebouwd met High-NA-EUV en lijkt daarmee een vroege voorsprong in procesleren te hebben. De volgende test is of die ervaring zich vertaalt in een stabiel, snel en economisch productieproces.
Daarbij wordt het 6×12-inch-maskerplan minstens zo belangrijk als de grote wafercount. Als Intel het volledige veld betrouwbaar in één belichting kan benutten, kan het een van de belangrijkste praktische nadelen van High-NA-EUV aanpakken. Tot die tijd blijft de chipfabriek kiezen tussen twee lastige opties: een kleiner veld met stitching, of wachten op een groter masker dat nog niet als productierijp systeem is bevestigd.
