RISC-V to otwarta architektura zestawu instrukcji (ISA), a nie konkretny procesor ani samodzielny akcelerator AI. Może stanowić podstawę systemu, w którym rdzeń RISC-V współpracuje z osobnym układem do obliczeń AI. To, jak szybko taki system wykona zadanie, zależy od jego sprzętu i oprogramowania, nie od samej nazwy architektury.
Czym RISC-V jest w systemie AI?
ISA określa zestaw instrukcji widoczny dla oprogramowania. RISC-V ma bazowy zestaw instrukcji oraz opcjonalne rozszerzenia, które implementator może dobrać do konkretnego procesora. RISC oznacza reduced instruction set computer, czyli komputer o zredukowanym zbiorze instrukcji; RISC-V nie jest jednak nazwą jednego układu ani jednego projektu procesora.
Dla AI znaczenie mają między innymi operacje wektorowe. Pozwalają wykonywać tę samą operację na wielu elementach danych. Zatwierdzone rozszerzenie wektorowe V obsługuje operacje na liczbach całkowitych i zmiennoprzecinkowych. W profilu aplikacyjnym wymaga co najmniej 128-bitowej długości wektora, czyli VLEN. Zatwierdzone rozszerzenia związane z BF16 obejmują konwersje między BF16 a FP32 oraz wektorowe mnożenie i akumulację BF16 z rozszerzeniem wyniku do FP32.
Te możliwości opisują ISA, nie każdy procesor RISC-V. Konkretne rozszerzenia muszą być zaimplementowane w danym rdzeniu, a ich obecność sama w sobie nie określa wydajności AI.
Jak rdzeń współpracuje z akceleratorem?
Rdzeń procesora wykonuje instrukcje programu. Akcelerator to odrębny układ zaprojektowany do określonych zadań, na przykład obliczeń AI. Specyfikacja RISC-V dopuszcza systemy łączące rdzenie RISC-V, inne rdzenie, akceleratory o stałej funkcji, pamięć i połączenia między elementami. W takim układzie rdzeń RISC-V może obsługiwać oprogramowanie lub sterowanie, a osobny akcelerator wykonywać część obliczeń modelu.
Nie każdy system RISC-V musi zawierać taki akcelerator. Przy ocenie konkretnego rozwiązania liczą się więc faktycznie zaimplementowany rdzeń, dostępne rozszerzenia, dodatkowe układy oraz obsługujące je oprogramowanie.
Gdzie pojawia się RISC-V: roboty, urządzenia brzegowe i serwery
SpacemiT kieruje K1 do urządzeń końcowych i obliczeń brzegowych, czyli przetwarzania danych blisko miejsca ich powstawania. K3, według relacji Jiemian, jest przeznaczony do robotów, edge AI i inteligentnych urządzeń; łączy obliczenia procesora ogólnego przeznaczenia z wnioskowaniem AI i sterowaniem w czasie rzeczywistym. Jiemian podał, że pierwsze egzemplarze K3 z produkcji masowej dostarczono 30 kwietnia 2026 roku.
W kwietniu 2026 roku robot humanoidalny Linglong 2.0 ukończył półmaraton w Beijing Yizhuang, korzystając z K3, jak podało 21jingji. To konkretny opisywany przykład użycia w robotyce.
SpacemiT ogłosił procesor serwerowy V100 19 października 2026 roku podczas RISC-V China Summit. Wraz z nim firma zapowiedziała serwery C2201 do obliczeń ogólnych, G5201 do obliczeń AI oraz S5236 do przechowywania dużych zbiorów danych. O konferencji, podczas której ogłoszono V100, pisaliśmy także w relacji z RISC-V Summit China 2026.
Przykład K3 dotyczy procesora przeznaczonego do robotyki i urządzeń brzegowych, natomiast V100 i trzy typy serwerów były zapowiedziami. Sama zapowiedź serwera nie mówi, jaką osiąga wydajność AI ani jak szeroko jest wdrażany.
Jak badać projekt przed powstaniem układu?
Projektanci mogą korzystać z platform wirtualnych, czyli modeli systemu uruchamianych przed ukończeniem projektu sprzętu. W anglojęzycznej prezentacji Imperas z RISC-V Summit 2020, opublikowanej w 2021 roku, Simon Davidmann i Duncan Graham pokazali uruchamianie programów, profilowanie funkcji i instrukcji, szacowanie czasu działania, modelowanie własnych instrukcji oraz debugowanie systemów z różnymi typami rdzeni. Taki proces pozwala badać projekt przed zatwierdzeniem RTL, czyli opisu układu na poziomie rejestrów i logiki. Nie jest to pomiar wydajności V100.
