Am 2. September 2026 kündigte MIPS Acies, Actus und Aegis als RISC-V-Entwicklerplattformen für Physical AI an, also für KI in Maschinen, Fahrzeugen und anderen physischen Systemen. Acies ist auf Inferenz am Edge ausgelegt, Actus auf ereignisgesteuerte Echtzeitverarbeitung und Aegis auf sicherheitsorientierte Anwendungen.
Drei Plattformen für unterschiedliche Aufgaben
| Plattform | Schwerpunkt | Beispiele für Aufgaben |
| Acies | Inferenz am Edge | KI-Inferenz in Robotik, Automatisierung, Bildverarbeitung und smarten Geräten |
| Actus | Ereignisgesteuerte Echtzeitverarbeitung | Bewegungssteuerung, Sensorfusion und vorausschauende Wartung |
| Aegis | Sicherheitsorientierte Physical AI | Missionskritische Anwendungen mit niedriger Latenz und agentischer Verarbeitung |
Ein Interviewbericht von EET China vom 26. Oktober 2026 ordnete Actus-1 dem Atlas M8500 zu. Als weitere Komponenten nannte der Bericht Echtzeit-Multithreading, Beschleunigung für feldorientierte Regelung und einen ARC-VPX-Vektorkoprozessor mit 512 Bit. Aegis-1 unterstütze demnach die Entwicklung für RISC-V-Android und Linux. EET China berichtete außerdem, Actus-1 erfülle Anforderungen der Normen ISO 26262 und ISO 21434; für Aegis-1 seien diese Normen Zielvorgaben.
Welche Werte MIPS für Acies-1 aufführt
Für Acies-1 führt MIPS 50 TOPS bei 10 W, acht Kerne und eine Speicherbandbreite von mehr als 50 GB/s auf. Das Unternehmen kennzeichnet Leistungs- und Verbrauchsangaben als interne Schätzungen beziehungsweise Projektionen, die sich ändern können und von Workload und Implementierung abhängen.
Ist die Angabe von mehr als 4× TOPS/W ein unabhängiger Benchmark? Nein. EET China zufolge schrieb MIPS dem S8200 mehr als viermal so viel TOPS/W wie aktuellen Angeboten zu. Die Aussage nennt weder ein Vergleichsprodukt noch Messbedingungen.
RISC-V, Software und MIPS’ Plattformansatz
RISC-V ist eine offene Befehlssatzarchitektur (ISA). Sie legt fest, welche Befehle ein Prozessor ausführen kann, nicht aber den konkreten Chip. Wie RISC-V-Kerne und KI-Beschleuniger zusammenspielen, erläutert NeoTeos Hintergrund zu RISC-V und KI-Beschleunigern.
EET China berichtete am 26. Oktober 2026, MIPS habe 2021 seine proprietäre, ebenfalls MIPS genannte Befehlssatzarchitektur zugunsten von RISC-V verlassen. Für Acies-1 nennt MIPS das Atlas SDK, den Graph Performance Simulator und eine auf IREE basierende MLIR-Toolchain für Modelle aus ONNX, PyTorch und TensorFlow. Als mögliche Workloads führt das Unternehmen unter anderem Llama.cpp, Qwen, Vision Transformer und Vision-Language-Action-Modelle auf.
Laut EET China können Entwickler mit Atlas Explorer Software auf virtuellen Hardwaremodellen erproben, bevor physisches Silizium bereitsteht. Der Bericht nennt außerdem Prozessor-IP, Subsysteme, Software-Stacks, Referenzboards und kundenspezifische Chipentwicklung als Bestandteile des MIPS-Angebots sowie eine Anbindung an die Fertigung von GlobalFoundries. Erste Siliziummuster einer S8200-Referenzplattform erwartete MIPS dem Bericht zufolge für 2027.
