Em 2 de setembro de 2026, a MIPS anunciou Acies, Actus e Aegis, três plataformas de desenvolvimento baseadas em RISC-V para aplicações de IA física. Elas foram concebidas para tarefas diferentes: inferência na borda, processamento de eventos em tempo real e sistemas de missão crítica com foco em segurança.
Três plataformas para tarefas distintas
| Plataforma | Foco declarado | Aplicações citadas |
| Acies | Inferência de IA na borda | Robótica, automação, sistemas de visão e dispositivos inteligentes |
| Actus | Processamento de eventos em tempo real | Controle de movimento, fusão de sensores e manutenção preditiva |
| Aegis | Segurança para IA física de missão crítica | Aplicações que exigem baixa latência e processamento agentivo |
A MIPS apresenta a Acies como uma plataforma de inferência. A Actus é voltada a respostas em tempo real a eventos, enquanto a Aegis mira sistemas críticos. A tabela resume os focos anunciados; os detalhes técnicos variam entre as plataformas.
Segundo informações de uma entrevista publicada pela EET China, a Actus-1 usa o Atlas M8500 e combina multithreading em tempo real, aceleração para controle orientado a campo (FOC) e um coprocessador vetorial ARC VPX de 512 bits. A mesma entrevista relata que a Aegis-1 oferece suporte ao desenvolvimento de Android e Linux para RISC-V.
O que a MIPS divulga sobre a Acies-1
A Acies-1 é baseada no Atlas S8200 e tem formato M.2 PCIe. A página de produto da MIPS lista suporte a RVA23, RVV e VME, além de oito núcleos e largura de banda superior a 50 GB/s. Para desempenho e potência, a empresa divulga 50 TOPS a 10 W. TOPS significa trilhões de operações por segundo.
A MIPS classifica os números de desempenho e potência como estimativas ou projeções internas, sujeitas a mudanças e dependentes da carga de trabalho e da implementação. Portanto, os 50 TOPS e os 10 W descrevem os valores divulgados pela empresa, não um resultado de benchmark independente.
A entrevista da EET China atribuiu à MIPS uma alegação de eficiência superior a 4× TOPS/W em relação a ofertas atuais. A comparação não identifica um produto de referência nem condições de medição, por isso não permite avaliar a diferença em relação a um concorrente específico.
A oferta de software da Acies inclui o Atlas SDK, o Graph Performance Simulator e uma cadeia de ferramentas MLIR baseada em IREE para modelos ONNX, PyTorch e TensorFlow. A MIPS também lista Llama.cpp, Qwen, transformers de visão e modelos de visão-linguagem-ação entre as cargas de trabalho previstas.
RISC-V e a estratégia de plataforma
RISC-V é uma arquitetura de conjunto de instruções, ou ISA, um padrão aberto que define as instruções executadas por um processador. Não é um chip específico. RISC significa computação com conjunto reduzido de instruções; o V remete ao quinto grande projeto de ISA RISC da Universidade da Califórnia em Berkeley e também evoca variações e vetores.
Nas bases RV32I e RV64I, há 32 registradores inteiros, de x0 a x31, e x0 sempre retorna zero. As variantes embarcadas RV32E e RV64E têm 16 registradores inteiros. Os registradores de ponto flutuante e vetoriais dependem das extensões implementadas. Para entender como núcleos RISC-V e aceleradores de IA podem trabalhar juntos, consulte o explicador da NeoTeo sobre núcleos e aceleradores.
A empresa MIPS é distinta da antiga arquitetura proprietária que também levava o nome MIPS. Segundo a entrevista publicada pela EET China, a empresa migrou dessa arquitetura para RISC-V em 2021. A entrevista também descreve opções de integração que vão do licenciamento de IP de processadores e subsistemas a pilhas de software, placas de referência e desenvolvimento de chips sob encomenda.
A mesma entrevista apresenta o Atlas Explorer como uma plataforma virtual para testar software e avaliar cargas de trabalho antes da existência do silício físico. Em 26 de outubro de 2026, a EET China informou que a MIPS previa as primeiras amostras de silício de uma plataforma de referência baseada no S8200 para 2027.
