MIPS ha annunciato il 2 settembre 2026 tre piattaforme di sviluppo RISC-V per la Physical AI, cioè sistemi basati sull’intelligenza artificiale che operano in macchine, veicoli e apparecchiature industriali. Acies punta sull’inferenza, Actus sull’elaborazione in tempo reale e Aegis sui sistemi safety-critical. Per Acies-1, MIPS dichiara 50 TOPS a 10 W, otto core e una larghezza di banda superiore a 50 GB/s, precisando che i dati prestazionali e di potenza sono stime e proiezioni interne.
Tre piattaforme per carichi di lavoro diversi
| Piattaforma | Focus dichiarato | Ruolo |
| Acies | Inferenza | Elaborazione AI edge |
| Actus | Eventi | Sistemi embedded e controllo in tempo reale |
| Aegis | Sicurezza | Applicazioni Physical AI mission-critical |
La tabella riassume i ruoli che MIPS ha assegnato alle tre piattaforme nell’annuncio. I dettagli tecnici riportati per Actus-1 e Aegis-1 provengono invece dall’intervista a MIPS pubblicata da EET China il 26 ottobre 2026.
Secondo EET China, Actus-1 si basa su Atlas M8500 e combina multithreading in tempo reale, accelerazione per il controllo orientato al campo e un coprocessore vettoriale ARC VPX a 512 bit. Per Aegis-1, l’intervista riferisce il supporto allo sviluppo per Android e Linux su RISC-V e obiettivi legati ai requisiti ISO 26262 e ISO 21434.
I dati che MIPS pubblica per Acies-1
La pagina di prodotto MIPS indica che Acies-1 si basa su Atlas S8200, ha formato M.2 PCIe e supporta RVA23, RVV e VME. Riporta inoltre 50 TOPS a 10 W, otto core e una larghezza di banda superiore a 50 GB/s. TOPS misura migliaia di miliardi di operazioni al secondo; GB/s indica la quantità di dati trasferibile in un secondo.
MIPS qualifica i valori di prestazioni e potenza come stime basate su proiezioni interne. Possono cambiare e dipendono dal modello, dal set di dati, dalla precisione, dall’ottimizzazione, dall’accesso alla memoria, dai limiti di potenza e dall’implementazione del sistema. Il dato di 50 TOPS a 10 W descrive quindi quanto dichiara il produttore, non un risultato di benchmark indipendente.
MIPS elenca tra i carichi di lavoro previsti Llama.cpp, Qwen, i vision transformer e i modelli vision-language-action. L’offerta software comprende Atlas SDK, Graph Performance Simulator e una toolchain MLIR basata su IREE, con supporto per modelli ONNX, PyTorch e TensorFlow.
RISC-V e la strategia di piattaforma
RISC-V è un’architettura aperta del set di istruzioni, o ISA: definisce le istruzioni che un processore può eseguire, ma non identifica da sola un chip specifico. Per approfondire la relazione fra core RISC-V e acceleratori AI, NeoTeo spiega come si combinano queste componenti.
MIPS, l’azienda, non va confusa con la sua precedente architettura proprietaria omonima. EET China riferisce che nel 2021 l’azienda passò a RISC-V. Nell’intervista del 26 ottobre 2026, la testata descrive anche Atlas Explorer, una piattaforma virtuale che consente agli sviluppatori di provare software e valutare i carichi di lavoro prima che sia disponibile il silicio fisico.
EET China riferisce infine che MIPS prevedeva i primi campioni in silicio della piattaforma di riferimento S8200 nel 2027.
