David Patterson argumentierte in einem aufgezeichneten Vortrag, RISC-V eigne sich besonders für KI-Systeme. Er begründete seine Position mit einer klaren, formalen Spezifikation, Anpassbarkeit und Modularität. Das ist ein Architekturargument, kein Leistungsvergleich mit x86 oder Arm.
Der Vortrag gehörte zum sechsten RISC-V China Summit, der vom 18. bis 20. Oktober 2026 in Shenzhen stattfand. NeoTeo berichtete zuvor über die Veranstaltung. Am 21. Oktober veröffentlichte EET China einen Bericht über Pattersons Präsentation.
Warum Patterson RISC-V für KI-Systeme ins Spiel bringt
Eine Befehlssatzarchitektur, kurz ISA, legt fest, welche Befehle ein Prozessor ausführen kann. Patterson zufolge hilft eine vollständige, formale Beschreibung dabei, Hardware mit KI-Unterstützung zu entwerfen. Anpassbarkeit könne neue Befehle ermöglichen; eine modulare Architektur wiederum lasse Implementierer schwierige Teile auslassen, ohne den Software-Stack unbrauchbar zu machen.
Patterson bezeichnete RISC-V laut dem Bericht als einzige kommerziell tragfähige ISA mit diesen Eigenschaften. Er stellte sie den aus seiner Sicht stärker geschlossenen Architekturen x86 und Arm gegenüber. Die Aussage ist seine Position, kein gemessener Nachweis für bessere KI-Leistung.
Was das IME-Projekt mit Vektorregistern vorhat
RISC-V International beschreibt die Integrated Matrix Extension (IME) als Entwicklungsprojekt, das auf RISC-V-Vektorerweiterungen aufbauen und Matrixbefehle für vorhandene Vektorregister definieren soll. RISC-V Vector (RVV) bezeichnet diese Vektorerweiterungen. Laut Projektbeschreibung sollen mehrere Ansätze anhand architektonischer und mikroarchitektonischer Kriterien geprüft werden. Die Bewertung soll unterschiedliche Einsatzbereiche berücksichtigen, von eingebetteten Kernen über Anwendungskerne bis zu Hochleistungsrechnern. Danach soll ein Ansatz ausgewählt werden.
Damit beschreibt IME einen laufenden Auswahl- und Entwicklungsprozess. Patterson sprach außerdem über vier Wege zur Matrixbeschleunigung: Zvbdot, IME, VME und AME. Der Bericht ordnet sie danach, wie viel zusätzlichen Zustand sie gegenüber RVV benötigen. Patterson sieht die Standardisierung solcher Erweiterungen als wichtig an, damit konkurrierende Ansätze das Ökosystem nicht aufteilen.
Welche Zahlenformate im Vortrag vorkommen
Für KI-Berechnungen nannte Patterson FP64, FP32, FP16 und BF16 sowie die FP8-Formate E5M2 und E4M3. FP6 und FP4 werden dem Bericht zufolge ebenfalls in der Branche diskutiert. Patterson hob dabei die Bedeutung der Exponentenbits gegenüber den Mantissenbits hervor. Die Unterstützung solcher Zahlenformate gehört zu den Aufgaben, die er für das RISC-V-Ökosystem skizzierte.
Warum Patterson HBF für bestimmte Inferenzdaten vorschlägt
High-Bandwidth Flash (HBF) soll nach Pattersons Vorschlag große, dünn besetzte und überwiegend gelesene Daten aufnehmen. Dazu zählt er Modellgewichte, Wissensbestände für Retrieval-Augmented Generation (RAG) und vorab berechnete KV-Caches. Für die vorgeschlagene Architektur beschrieb er gestapelte Flash-Bausteine neben einem ASIC auf einem Silizium-Interposer. Einen Teil des KV-Caches möchte er weiterhin in herkömmlichem DRAM halten.
Der Einsatzbereich ist durch die genannten Kompromisse geprägt: Patterson zufolge hat HBF längere Lesezeiten, begrenzte Schreibdauer und eingeschränkte Schreibleistung. Der Zugriff erfolgt seitenweise, etwa in Blöcken von 4 KB, statt in Cache-Zeilen. Das passt zu großen, leselastigen Datenbeständen, die selten geändert werden, und begrenzt den Einsatz bei häufigen Schreibvorgängen.
Patterson führte Softwareunterstützung für KI und HBF sowie KI-gestützten Entwurf und die Prüfung von RISC-V-Hardware als weitere Entwicklungsaufgaben an.
