Patterson wskazuje RISC-V do projektowania systemów AI

Podczas 6. RISC-V China Summit, który odbył się w Shenzhen w dniach 18–20 października 2026 r., David Patterson przedstawił nagraną prelekcję o architekturach procesorów dla systemów sztucznej inteligencji. W relacji opublikowanej 21 października EET China przypisało mu tezę, że RISC-V jest jedyną komercyjnie wykonalną architekturą zestawu instrukcji (ISA) spełniającą potrzeby projektowania sprzętu z pomocą AI. Patterson wskazał na formalną specyfikację, możliwość dostosowania i modułowość. Osobny, oficjalny opis projektu Integrated Matrix Extension (IME) wyjaśnia, na czym mają polegać prace nad instrukcjami macierzowymi.

O samym wydarzeniu i jego programie pisaliśmy wcześniej w relacji NeoTeo z RISC-V China Summit 2026.

Dlaczego Patterson wskazuje RISC-V dla AI

Patterson argumentował, że przy projektowaniu sprzętu wspomaganym przez sztuczną inteligencję znaczenie mają jasne reguły opisujące architekturę, możliwość tworzenia własnych rozwiązań oraz modułowa budowa. Modułowość pozwala pominąć trudne do zaprojektowania lub zweryfikowania elementy, zachowując spójne środowisko programowe. Jego wniosek o komercyjnej wykonalności RISC-V jest stanowiskiem architektonicznym, a nie wynikiem porównania szybkości procesorów.

To ważne rozróżnienie przy pytaniu, czy RISC-V jest szybszy od x86 lub Arm w zadaniach AI. Patterson przedstawiał argument o cechach architektury i sposobie projektowania układów, nie rezultat testu wydajnościowego zestawiającego te rozwiązania.

Co projekt IME planuje dla rejestrów wektorowych

RISC-V International opisuje IME jako projekt, który ma bazować na rozszerzeniach wektorowych RISC-V i wprowadzać instrukcje macierzowe działające na już istniejących rejestrach wektorowych. Rejestry te przechowują dane używane przez instrukcje wektorowe, czyli operacje wykonywane równolegle na wielu wartościach.

Oficjalny opis projektu IME przewiduje ocenę kilku rozwiązań. Kryteria mają obejmować zarówno architekturę, jak i mikroarchitekturę, czyli sposób realizacji projektu w konkretnym układzie. Pod uwagę brane są zastosowania od rdzeni wbudowanych po procesory aplikacyjne i układy obliczeń wysokiej wydajności (HPC); po ocenie ma zostać wybrane jedno podejście.

Relacja EET China wymienia cztery omawiane drogi do akceleracji macierzowej: Zvbdot, IME, VME i AME. RISC-V Vector (RVV) to zestaw rozszerzeń wektorowych, na którym ma bazować IME. Sam fakt, że wymieniane są różne podejścia, nie oznacza, że konkretna implementacja procesora już je obsługuje.

Formaty liczbowe też wymagają wsparcia

Patterson omawiał formaty zmiennoprzecinkowe używane w obliczeniach, od FP64, FP32 i FP16 po BF16 oraz FP8 w wariantach E5M2 i E4M3. W branży dyskutuje się też o FP6 i FP4. Wsparcie tych formatów jest częścią pracy nad ekosystemem RISC-V, a nie gwarancją, że każdy procesor tej architektury je udostępnia.

Różnica między FP16 a BF16 pokazuje, dlaczego dobór formatu ma znaczenie: według relacji EET China FP16 ma 5 bitów wykładnika i 10 bitów mantysy, a BF16 odpowiednio 8 i 7. Patterson podkreślał rolę bitów wykładnika w obliczeniach AI. To część jego argumentu za dopasowaniem formatów do obciążenia, nie porównanie wydajności konkretnych układów.

Do jakich danych inferencyjnych Patterson proponuje HBF

High-Bandwidth Flash (HBF), czyli pamięć flash o dużej przepustowości, Patterson proponuje dla dużych, rzadkich i głównie odczytywanych danych używanych podczas inferencji, czyli generowania odpowiedzi przez wytrenowany model. Wśród przykładów wymienia wagi modeli, bazy wiedzy dla generowania wspomaganego wyszukiwaniem (RAG) oraz wcześniej obliczone dane pamięci podręcznej KV, przechowującej pary klucz-wartość. W jego koncepcji część pamięci podręcznej KV nadal korzystałaby ze standardowej pamięci DRAM.

Relacja EET China opisuje pomysł jako ułożenie warstw pamięci flash obok układu ASIC na krzemowym interposerze. Wskazuje też na kompromisy przypisywane tej propozycji: dłuższy czas odczytu, ograniczoną trwałość i wydajność zapisu oraz dostęp do danych w stronach, na przykład po 4 KB, zamiast w liniach pamięci podręcznej. Taki profil ma pasować do dużych zbiorów odczytywanych wielokrotnie, nie do każdego rodzaju danych.

Wśród priorytetów, które Patterson wiąże z RISC-V dla AI, są wspólne standardy dla rozszerzeń macierzowych, obsługa formatów liczbowych, oprogramowanie dla AI i HBF oraz wykorzystanie sztucznej inteligencji przy projektowaniu i weryfikacji sprzętu.