David Patterson defendeu que RISC-V seria a única arquitetura de conjunto de instruções (ISA) comercialmente viável para construir sistemas de IA. Em uma palestra gravada para a sexta RISC-V China Summit, realizada em Shenzhen de 18 a 20 de outubro de 2026, ele apontou a especificação formal, a possibilidade de personalização e a modularidade como vantagens para projetar hardware com ajuda de inteligência artificial. A EET China publicou seu relato da apresentação em 21 de outubro.
A cúpula foi realizada em Shenzhen; a cobertura da NeoTeo sobre o evento traz o contexto da programação.
A defesa de Patterson é uma tese de arquitetura
Para Patterson, uma especificação clara ajuda sistemas de IA a projetar hardware; a personalização permite explorar novas instruções, e a modularidade permite deixar de fora partes difíceis de gerar ou verificar sem perder uma pilha de software compatível. Ele contrapôs essas características do RISC-V aos modelos de licenciamento e às arquiteturas mais fechadas de x86 e Arm.
A apresentação formula uma tese sobre como projetar hardware, não um resultado comparativo de desempenho entre RISC-V, x86 e Arm em tarefas de IA. O argumento atribuído a Patterson trata das propriedades da arquitetura e de sua utilidade no desenvolvimento de sistemas.
O que o projeto IME planeja para os registradores vetoriais
A RISC-V International descreve o Integrated Matrix Extension (IME) como um projeto para criar instruções matriciais que operem nos registradores vetoriais já existentes no RISC-V. A proposta é se apoiar nas extensões vetoriais do RISC-V, conhecidas como RVV.
O projeto prevê avaliar diferentes maneiras de armazenar matrizes nesses registradores. A avaliação levará em conta critérios arquiteturais e microarquiteturais em implementações que vão de núcleos embarcados a núcleos de aplicação e de computação de alto desempenho (HPC); depois, uma abordagem será escolhida como base para o IME. Essa descrição delimita o trabalho em andamento: definir e selecionar uma abordagem para a extensão matricial.
Extensões matriciais e formatos numéricos
A apresentação também aborda quatro caminhos para acelerar operações matriciais no RISC-V: Zvbdot, IME, VME e AME. A padronização dessas extensões, sem fragmentar o ecossistema, aparece entre as prioridades atribuídas a Patterson.
Para os formatos numéricos usados em IA, a lista discutida inclui FP64, FP32, FP16, BF16 e os formatos FP8 E5M2 e E4M3. FP6 e FP4 também aparecem como formatos em discussão na indústria. A proposta de Patterson é ampliar o suporte do ecossistema a esses formatos, junto com o software necessário para IA e HBF.
HBF para dados de inferência lidos com frequência
Patterson propôs a memória flash de alta largura de banda (HBF) para grandes conjuntos de dados esparsos e predominantemente de leitura, como pesos de modelos, bases de conhecimento para geração aumentada por recuperação (RAG) e parte do cache KV pré-calculado. Cache KV é a memória usada para guardar valores de chave e valor durante o processamento de modelos. Na configuração descrita, chips de flash empilhados ficariam em um interposer de silício ao lado de um circuito integrado de aplicação específica (ASIC).
A proposta reconhece compromissos de projeto: a HBF teria maior latência de leitura, desempenho de gravação restrito e vida útil limitada para gravações. O acesso seria feito por páginas, com 4 KB citado como exemplo, em vez de linhas de cache. Patterson também propôs manter parte do cache KV em DRAM convencional e reservar a HBF para outros dados grandes e mais lidos do que gravados.
Além das extensões e da memória, as prioridades que Patterson associa ao RISC-V incluem desenvolver software para IA e HBF e usar IA para auxiliar o projeto, a otimização e a verificação de hardware.
