En una ponencia grabada durante la sexta RISC-V China Summit, celebrada en Shenzhen del 18 al 20 de octubre, David Patterson defendió que RISC-V es la única arquitectura de conjunto de instrucciones (ISA) comercialmente viable para construir sistemas de inteligencia artificial, según una crónica de EET China publicada el 21 de octubre. Su argumento se apoya en una especificación formal, la posibilidad de personalizar la arquitectura y un diseño modular. La cumbre contó con Patterson entre sus ponentes; la cobertura de NeoTeo sobre el encuentro en Shenzhen recoge el contexto de la reunión.
La apuesta de Patterson se centra en el diseño de hardware
Una ISA define las instrucciones que el software puede ejecutar en un procesador. Patterson sostiene que una especificación clara, la posibilidad de añadir instrucciones propias y un diseño modular pueden ayudar a usar inteligencia artificial para diseñar y verificar hardware. También propone usar IA para optimizar ese proceso.
Patterson formula su conclusión sobre la viabilidad comercial como una valoración basada en esos criterios de diseño. No es una clasificación de rendimiento entre procesadores RISC-V, x86 y Arm.
IME busca definir operaciones matriciales sobre registros vectoriales
RISC-V International describe la Integrated Matrix Extension (IME) como un proyecto que pretende apoyarse en las extensiones vectoriales RISC-V (RVV) y definir instrucciones matriciales que operen sobre los registros vectoriales existentes. La organización planea evaluar distintas formas de almacenar matrices en esos registros y seleccionar una para la extensión. Sus criterios abarcan aspectos arquitectónicos y microarquitectónicos en implementaciones que van desde núcleos integrados hasta núcleos de aplicaciones y sistemas de computación de alto rendimiento (HPC). La página oficial del proyecto IME describe ese proceso de diseño.
La selección importa porque las decisiones sobre cómo representar y mover matrices deben encajar en implementaciones muy distintas. La descripción del proyecto presenta la evaluación y la elección de un enfoque como parte del trabajo pendiente.
Extensiones y formatos numéricos, otro reto del ecosistema
La crónica de EET China enumera cuatro vías para la aceleración matricial: Zvbdot, IME, VME y AME. Las describe según el estado adicional que requieren respecto de RVV, de menor a mayor, y señala un posible solapamiento entre IME y VME que podría fragmentar el ecosistema.
En cuanto a formatos numéricos, la ponencia aborda FP64, FP32, FP16 y BF16, además de FP8 en las variantes E5M2 y E4M3. FP6 y FP4 aparecen como formatos que la industria está debatiendo. Patterson plantea el soporte para estos formatos y para el software de IA como tareas del ecosistema RISC-V, no como una capacidad uniforme de todos sus procesadores.
HBF se plantea para datos de inferencia que se leen mucho
Patterson propone memoria flash de alto ancho de banda (HBF) para datos grandes, dispersos y consultados con mucha más frecuencia de la que se modifican. Entre los ejemplos que menciona figuran los pesos de los modelos, las bases de conocimiento para generación aumentada por recuperación (RAG) y las cachés precalculadas de clave-valor (KV). El diseño que describe conservaría también parte de la memoria DRAM convencional para la caché KV.
La propuesta tiene compromisos ligados a ese uso: la lectura tendría más latencia, la escritura sería limitada y el acceso se realizaría por páginas, por ejemplo de 4 KB, en vez de líneas de caché. Por eso, el planteamiento apunta a datos de lectura frecuente y poca escritura, no a reemplazar toda la memoria del sistema.
