Lors du sixième RISC-V China Summit, tenu à Shenzhen du 18 au 20 octobre 2026, David Patterson a défendu RISC-V pour concevoir des systèmes d’intelligence artificielle, selon le compte rendu publié par EET China le 21 octobre. Il met en avant trois atouts : une spécification formelle, la personnalisation et la modularité. Son argument porte sur la conception du matériel, pas sur un classement des performances de RISC-V, x86 et Arm en IA.

NeoTeo avait déjà présenté la rencontre dans sa couverture du RISC-V China Summit à Shenzhen.

Pourquoi Patterson mise sur la modularité

Une architecture de jeu d’instructions, ou ISA, définit les instructions qu’un processeur peut exécuter. Pour Patterson, une spécification claire et complète aiderait les outils d’IA à concevoir du matériel ; la personnalisation permettrait d’explorer de nouvelles instructions, tandis que la modularité laisserait les concepteurs retenir les éléments adaptés à leur système. Il oppose cette souplesse aux modèles de licence et aux architectures plus fermées qu’il associe à x86 et Arm.

Ce que le projet IME prévoit pour les registres vectoriels

RISC-V International décrit l’Integrated Matrix Extension (IME) comme un projet qui doit s’appuyer sur les extensions vectorielles de RISC-V et utiliser les registres vectoriels existants. RVV désigne ces extensions vectorielles. Le projet prévoit d’évaluer plusieurs approches selon des critères architecturaux et microarchitecturaux, pour des cœurs allant de l’embarqué au calcul haute performance (HPC), puis d’en sélectionner une. La description officielle du projet IME précise ce périmètre.

Le compte rendu de l’intervention cite quatre pistes pour les opérations matricielles : Zvbdot, IME, VME et AME. Patterson appelle aussi à coordonner leur normalisation afin d’éviter la fragmentation de l’écosystème.

Les formats numériques font aussi partie des chantiers

Patterson évoque FP64, FP32, FP16, BF16 et les formats FP8 E5M2 et E4M3 ; FP6 et FP4 figurent aussi dans les discussions du secteur. La prise en charge de ces formats dans les logiciels et le matériel fait partie des travaux qu’il souhaite voir avancer dans l’écosystème RISC-V. Il cite également le développement de logiciels pour l’IA et la mémoire HBF, ainsi que l’utilisation de l’IA pour concevoir et vérifier du matériel.

HBF pour les données d’inférence souvent lues

Patterson propose la mémoire flash à haut débit (HBF, pour high-bandwidth flash) pour de grands ensembles de données clairsemées, principalement consultés en lecture. Il cite notamment les poids des modèles, les bases de connaissances pour la génération augmentée par récupération (RAG) et les caches KV précalculés. Le concept rapporté associe des puces flash empilées à un ASIC sur un interposeur en silicium.

Cette mémoire aurait, selon la présentation, une latence de lecture plus longue, une endurance en écriture limitée et des accès par pages, par exemple de 4 Ko, plutôt que par lignes de cache. Patterson propose de conserver de la DRAM standard pour une partie du cache KV et de réserver HBF aux autres données volumineuses surtout lues.