Micron plant für G11, seine nächste 3D-NAND-Generation, Wafer-auf-Wafer-Bonding und mehr als 400 NAND-Schichten. Tom’s Hardware berichtete am 23. Oktober 2026 über den Fahrplan; dem Bericht zufolge soll die Produktion in der zweiten Jahreshälfte 2027 anlaufen.
Was Micron für G11 plant
Für G11 nennt Micron laut Bericht mehrere Zielwerte: eine Bitdichte von rund 42 Gb/mm² für 3D-TLC-NAND, eine I/O-Geschwindigkeit von bis zu 5.400 MT/s und mehr als 25 Prozent weniger Energieverbrauch je übertragenem Bit. Die I/O-Geschwindigkeit soll demnach bis zu 50 Prozent über der aktuellen NAND-Generation liegen. Das sind Zielwerte aus Microns Fahrplan.
Die Schichten allein erklären den Plan nicht. Micron will das NAND-Array und die zugehörige Peripherielogik auf getrennten Wafern fertigen und anschließend per Wafer-auf-Wafer-Bonding verbinden. So bezeichnet man das Fügen ganzer Wafer. Scott DeBoer, Microns Präsident und Chief Technology and Products Officer, begründete den Schritt laut Bericht damit, dass das Verfahren zum passenden Zeitpunkt kosteneffizient sei und die nötigen Produkteigenschaften ermögliche.
Warum hohe NAND-Stapel schwierig zu fertigen sind
Beim Aufbau von 3D-NAND werden Schichten aufgetragen und senkrechte Kanäle durch den Stapel geätzt. Mit wachsender Höhe wird das Ätzen dieser Kanäle schwieriger. Auch mechanische Spannungen können zum Problem werden: Lam Research beschreibt, dass sie Wafer um Hunderte Mikrometer verbiegen können. Eine auf der Rückseite aufgebrachte Ausgleichsschicht kann dem entgegenwirken.
Die Animation von Lam Research zeigt allgemein den Schichtaufbau, das Ätzen der Kanäle, verbogene Wafer und deren Ausgleich sowie das Verbinden von Logik- und Speicherwafern. Sie erläutert Fertigungskonzepte für 3D-NAND.
Wafer-Bonding und TSVs erfüllen unterschiedliche Aufgaben
Wafer-Bonding beschreibt, wie Bauteile oder Wafer zusammengefügt werden. TSVs, kurz für „Through-Silicon Vias“, sind dagegen senkrechte elektrische Verbindungen durch Silizium. Die Verfahren schließen einander nicht aus: Ein gebondeter Stapel kann TSVs für die elektrische Verbindung enthalten.
Für die Fertigung hat Wafer-zu-Wafer-Bonding mögliche Vorteile wie einen höheren Durchsatz und einen einfacheren Prozessablauf. Eine Fachübersicht in Microelectronics Reliability beschreibt zugleich die Voraussetzung: Die Ausbeute muss hoch und stabil genug sein. Bei Chip-zu-Wafer- oder Chip-zu-Chip-Verfahren lassen sich gezielt geprüfte, funktionsfähige Chips auswählen.
Was der Zeitplan für G11 vorsieht
Micron plant laut Bericht den Produktionshochlauf von G11 für die zweite Jahreshälfte 2027. DeBoer sagte demnach, dass das Unternehmen 2027 näher am Beginn der Hochvolumenfertigung weitere technische Einzelheiten nennen wolle.
Für die Zeit nach G11 beschrieb DeBoer einen Fokus auf Materialien mit hoher Ladungsträgermobilität, dichtere Zellarchitekturen und Skalierung in X-, Y- und Z-Richtung. Konkrete Zielwerte oder einen Zeitplan für diese spätere Entwicklung nannte er nicht.
