Secondo Tom’s Hardware, che ne ha riferito il 23 ottobre, Micron pianifica per la NAND 3D G11 oltre 400 strati e il bonding wafer-to-wafer. La roadmap indica anche obiettivi di circa 42 Gb/mm² di densità per la NAND TLC, fino a 5.400 MT/s di velocità I/O e oltre il 25% in meno di energia per bit trasferito. L’avvio della rampa produttiva è pianificato per la seconda metà del 2027.
Che cosa prevede Micron per G11
I target riportati per G11 combinano più strati con celle più piccole. Scott DeBoer, presidente e responsabile della tecnologia e dei prodotti di Micron, ha descritto la strategia come una crescita ottenuta sia aggiungendo strati sia riducendo le dimensioni delle celle.
Per la densità della memoria 3D TLC, cioè con tre bit per cella, Micron indica circa 42 Gb/mm². La velocità I/O prevista arriva a 5.400 MT/s, milioni di trasferimenti al secondo, con un incremento dichiarato fino al 50% rispetto alla NAND di generazione attuale. L’obiettivo energetico è ridurre di oltre il 25% l’energia necessaria per trasferire ciascun bit.
Come funziona il bonding wafer-to-wafer
Il piano di Micron prevede di fabbricare separatamente il wafer con l’array NAND e quello con la logica periferica e le interfacce I/O, per poi unirli. Questa tecnica, chiamata bonding wafer-to-wafer, collega wafer interi invece di assemblare singoli chip.
In generale, lavorare su wafer interi può semplificare il processo e aumentare la produttività, ma la convenienza dipende da rese di produzione elevate e stabili. Le soluzioni die-to-wafer e die-to-die consentono invece di selezionare i chip funzionanti prima dell’assemblaggio.
Bonding e TSV descrivono aspetti diversi
Il bonding indica come vengono assemblati wafer o chip; un TSV, acronimo di through-silicon via, è invece un collegamento elettrico verticale che attraversa il silicio. I due approcci non si escludono: un componente assemblato tramite bonding può usare TSV per le connessioni verticali. Tra le configurazioni di integrazione 3D figurano anche il bonding ibrido e gli assemblaggi die-to-wafer o die-to-die.
Perché gli stack NAND più alti sono difficili da produrre
Costruire una NAND 3D richiede di depositare strati e incidere canali verticali che li attraversano. Nel suo spiegone generale sulla produzione di NAND 3D, Lam Research indica che oltre 200 strati l’incisione dei canali diventa più difficile. Le tensioni meccaniche dello stack possono inoltre incurvare un wafer di centinaia di micrometri; depositare sul retro del wafer un materiale che compensa le tensioni può aiutarlo a tornare piano.
Questi sono principi generali di fabbricazione. Per G11, il dato di roadmap è il piano di unire wafer NAND e wafer di logica periferica; il processo produttivo specifico non è descritto in dettaglio.
Quando è pianificata la produzione di G11
Micron punta ad avviare la rampa produttiva di G11 nella seconda metà del 2027. Oltre questa generazione, Scott DeBoer ha indicato come direzioni di sviluppo materiali ad alta mobilità, architetture di cella più dense, dispositivi e percorsi dati più efficienti e la scalabilità lungo gli assi X, Y e Z.
