RISC-V ist eine offene Befehlssatzarchitektur (ISA), keine bestimmte CPU und kein KI-Beschleuniger. Für KI-Systeme ist das wichtig, weil RISC-V-Prozessorkerne mit passenden Erweiterungen und, wenn das System so ausgelegt ist, mit separaten Beschleunigern zusammenarbeiten können.
Was RISC-V für KI-Hardware bedeutet
Eine ISA legt fest, welche Befehle ein Prozessor versteht. RISC-V kombiniert eine Basis mit optionalen standardisierten oder herstellerspezifischen Erweiterungen. RISC steht für „Reduced Instruction Set Computer“, sinngemäß Rechner mit reduziertem Befehlssatz. Das „V“ verweist auf die fünfte Berkeley-RISC-ISA und erinnert zugleich an Varianten und Vektorverarbeitung.
Ein RISC-V-System kann einen RISC-V-Kern, weitere Prozessorkerne, Speicher und einen separaten Festfunktionsbeschleuniger enthalten. Ein Kern kann allgemeine Software ausführen oder den Beschleuniger steuern, während dieser spezialisierte KI-Rechenarbeit übernimmt. Welche Aufgaben ein bestimmter Chip ausführt, hängt von seiner konkreten Hardware und Software ab.
Die ratifizierte V-Erweiterung unterstützt Vektoroperationen, also dieselbe Rechenart auf mehreren Datenwerten. Im Anwendungsprozessorprofil beträgt die vorgeschriebene Mindestlänge des Vektorregisters 128 Bit. Ratifizierte BF16-Erweiterungen unterstützen Umwandlungen zwischen BF16 und FP32 sowie Vektoroperationen, die BF16-Multiplikationen in FP32 aufsummieren. Das sind Eigenschaften der Spezifikation; ein einzelner Prozessor muss die jeweilige Erweiterung tatsächlich implementieren, damit sie verfügbar ist.
Auch die Zahl der Befehle hängt davon ab, welche Basis und Erweiterungen gemeint sind. Die RV32I-Basis umfasst 40 eindeutige Befehle. Für eine einfache Implementierung erlaubt die Spezifikation eine Zählung von 38, wenn ECALL und EBREAK gemeinsam behandelt und FENCE als wirkungslos umgesetzt werden.
Wo die berichteten Anwendungen ansetzen
Die SpacemiT-Prozessoren K1 und K3 zielen laut Berichten auf Edge-Geräte und Robotik. Jiemian zufolge kam der K1 im April 2024 auf den Markt und ist für Endgeräte und Edge-Computing vorgesehen. 21jingji bezifferte die kumulierten Auslieferungen auf 150.000 K1-Prozessoren.
Den K3 brachte SpacemiT laut Jiemian im Januar 2026 heraus. Er sei für Robotik, Edge-KI und intelligente Geräte gedacht und verbinde allgemeine CPU-Rechenleistung mit KI-Inferenz und Echtzeitsteuerung. Jiemian datierte die erste Auslieferung von K3-Prozessoren aus der Massenproduktion auf den 30. April 2026. 21jingji berichtete, der humanoide Roboter Linglong 2.0 habe im April 2026 mit einem RISC-V-basierten K3 den Halbmarathon von Beijing Yizhuang absolviert.
Am 19. Oktober 2026 kündigte SpacemiT auf dem RISC-V China Summit die Server-CPU V100 und drei Serverangebote an. 21jingji ordnete C2201 dem Bereich allgemeine Rechenleistung, G5201 der KI-Beschleunigung und S5236 der Datenspeicherung zu. Das sind unterschiedliche Einsatzfelder: K3 steht in den Berichten für Robotik und Edge-KI, während V100 und die zugehörigen Serverangebote auf Rechenzentren zielen. Eine frühere Einordnung des Gipfels in Shenzhen findet sich in NeoTeos Bericht zum RISC-V China Summit 2026.
Was die Beispiele über den Entwicklungsstand sagen
Die Beispiele reichen von K3-Auslieferungen und einem einzelnen berichteten Robotereinsatz bis zu angekündigten Serverangeboten. Die Produktnamen allein sagen nichts über die KI-Leistung eines konkreten Systems aus: Dafür kommt es auf den Prozessor, die tatsächlich implementierten Erweiterungen, den Beschleuniger, den Speicher und die Software an.
Ein Bericht der Securities Daily führte Softwarekompatibilität als Herausforderung an: Herstellerspezifische Erweiterungen können die Unterstützung durch Software aufteilen. Derselbe Bericht nannte bei einzelnen Unternehmen 60.000 bestellte Wafer, von denen nur 20.000 bis 30.000 geliefert worden seien. Diese Angaben beziehen sich auf die dort beschriebenen Firmen, nicht auf eine allgemeine Auslieferungsquote der Branche.
Wie Entwickler Entwürfe vor der Fertigung untersuchen
Noch bevor ein Chip gefertigt wird, können Entwickler Software auf einer virtuellen Plattform ausführen und verschiedene Hardwarekonfigurationen untersuchen. In einer englischsprachigen Präsentation vom RISC-V Summit 2020 zeigen Simon Davidmann und Duncan Graham von Imperas, wie sie Anwendungen ausführen, Funktionen und Befehle profilieren, Zeitabschätzungen einfügen, eigene Befehle modellieren und heterogene Mehrkernsysteme debuggen. Die Präsentation wurde am 17. März 2021 veröffentlicht.
