RISC-V es una arquitectura abierta de conjunto de instrucciones (ISA), es decir, la interfaz que define las operaciones que un procesador puede ejecutar. No es un chip ni un acelerador de IA: cada producto concreta qué núcleo, extensiones y otros componentes incorpora. Esa flexibilidad permite construir sistemas de IA distintos, desde dispositivos edge hasta servidores.
Qué aporta RISC-V a un sistema de IA
La especificación de RISC-V define una ISA base y extensiones opcionales. Una implementación puede añadir, por ejemplo, instrucciones vectoriales, que permiten operar en paralelo sobre varios datos. El perfil ratificado para procesadores de aplicaciones exige un VLEN, o longitud de registro vectorial, de al menos 128 bits. Las extensiones vectoriales relacionadas con BF16 también contemplan conversiones entre BF16 y FP32, además de multiplicaciones y acumulaciones vectoriales que amplían BF16 a FP32. Son capacidades de la arquitectura y de las extensiones correspondientes; no implican que todos los procesadores RISC-V las implementen. La especificación oficial de RISC-V detalla esas operaciones.
Un sistema también puede repartir el trabajo entre distintos componentes. La CPU con núcleo RISC-V puede ejecutar software general o coordinar el sistema, mientras un acelerador de función fija, como una unidad especializada, procesa determinadas operaciones de IA. La especificación permite combinar núcleos RISC-V con otros núcleos, aceleradores, memoria y conexiones entre componentes. Por eso, la etiqueta RISC-V no revela por sí sola qué parte calcula un modelo ni qué rendimiento tendrá el equipo.
Tampoco hay una cifra única de instrucciones para toda la familia. La base RV32I contiene 40 instrucciones únicas; la especificación admite contarlas como 38 en una implementación sencilla que combina el tratamiento de ECALL y EBREAK y ejecuta FENCE como una operación sin efecto. Las extensiones añaden otras instrucciones. RISC significa «computación con conjunto de instrucciones reducido»; RISC-V es una familia de ISA, no un modelo concreto de procesador. La introducción oficial a RISC-V explica su estructura modular.
Robótica, edge y servidores: los ejemplos de SpacemiT
Los productos de SpacemiT ilustran distintas aplicaciones reportadas. Jiemian informó que K1 se orienta a dispositivos finales y computación edge, mientras que K3 apunta a robótica, IA en el borde y hardware inteligente. Según esa misma información, K3 combina cómputo general de CPU, inferencia de IA y control en tiempo real; su primera entrega de producción en serie tuvo lugar el 30 de abril de 2026.
En abril de 2026, el robot humanoide Linglong 2.0 completó, según 21jingji, la media maratón de robots humanoides de Beijing Yizhuang usando K3. El reporte no precisó el día. Es un ejemplo concreto de uso en robótica, no una medición del rendimiento del chip en otras tareas de IA.
El 19 de octubre de 2026, SpacemiT anunció el procesador de servidor V100 y tres ofertas de servidores: C2201 para computación general, G5201 para computación de IA y S5236 para almacenamiento, según informaron Jiemian y 21jingji. El anuncio corresponde a la cumbre RISC-V China Summit, celebrada en Shenzhen; NeoTeo cubrió las fechas y la sede del encuentro. La cobertura de NeoTeo sobre las especificaciones del V100 amplía la información sobre ese procesador.
Los tres ejemplos tienen distinto grado de madurez: K3 cuenta con una primera entrega de producción en serie y un uso robótico reportado; V100 y las ofertas de servidores se anunciaron en la cumbre. Los anuncios, por sí solos, no describen el rendimiento de IA de esos productos.
El soporte de software también forma parte del diseño. Las extensiones personalizadas pueden requerir adaptación para cada plataforma. Un artículo de Securities Daily reproducido en 163.com informó de problemas de compatibilidad entre extensiones de distintos proveedores; en comentarios recogidos allí, Meng Jianyi, científico jefe de Alibaba Damo Academy, describió el ecosistema de software como fragmentado por etapas.
Cómo se explora un diseño antes de fabricar el chip
Antes de comprometer el diseño físico del chip, los equipos pueden ejecutar programas en una plataforma virtual y estudiar cómo se comportaría la arquitectura. En una presentación del RISC-V Summit 2020 publicada en 2021, Simon Davidmann y Duncan Graham, de Imperas, mostraron cómo perfilar funciones e instrucciones, estimar tiempos, probar instrucciones personalizadas y depurar configuraciones con varios tipos de núcleo. Es un flujo de exploración previo al silicio, no un benchmark del V100.
