RISC-V è un’architettura aperta di insieme di istruzioni, o ISA: definisce come software e processore comunicano, ma non è un singolo processore né un acceleratore per l’intelligenza artificiale. Per capire le applicazioni IA di RISC-V, quindi, bisogna guardare ai core, alle estensioni e agli acceleratori effettivamente scelti per ogni sistema.
Che cosa porta RISC-V in un sistema di IA
RISC-V definisce una base di istruzioni a cui si possono aggiungere estensioni standard o personalizzate. RISC significa reduced instruction set computer, cioè calcolatore con un insieme ridotto di istruzioni. La specifica descrive l’interfaccia visibile al software, non un unico progetto fisico di processore. La specifica introduttiva di RISC-V International spiega questa struttura modulare.
Un core RISC-V può eseguire software e coordinare il sistema; un acceleratore è invece un’unità separata, progettata per svolgere determinate operazioni. Una piattaforma può combinare core RISC-V, altri core, acceleratori dedicati, memoria e interconnessioni. In un sistema di IA, dunque, il core RISC-V può gestire il controllo mentre un acceleratore esegue i calcoli principali del modello.
Tra le estensioni ratificate c’è V, che consente operazioni vettoriali: un’unica istruzione può agire su più dati. Il profilo per processori applicativi richiede una lunghezza dei registri vettoriali, o VLEN, di almeno 128 bit. Le estensioni vettoriali relative a BF16 specificano conversioni tra BF16 e FP32 e operazioni di moltiplicazione-accumulo che ampliano il risultato in FP32. Sono capacità previste dall’architettura, non caratteristiche garantite in ogni chip RISC-V. Il manuale ufficiale dell’ISA descrive queste operazioni.
Dove si applicano i chip RISC-V citati
SpacemiT ha presentato il processore server V100 al RISC-V China Summit del 19 ottobre 2026, secondo Jiemian e 21jingji. Insieme ha annunciato tre sistemi: C2201 per il calcolo general-purpose, G5201 per il calcolo IA e S5236 per l’archiviazione di grandi quantità di dati. Sono proposte server distinte, non un’unica macchina in cui ogni attività è svolta da un core RISC-V.
Gli esempi per robotica e dispositivi edge riguardano la famiglia K di SpacemiT. Jiemian riferisce che K1, presentato nell’aprile 2024, era destinato ai dispositivi finali e all’elaborazione edge, cioè vicino al luogo in cui si generano i dati; il resoconto di 21jingji del 22 ottobre 2026 attribuisce al chip 150.000 unità spedite complessivamente. K3, presentato nel gennaio 2026, è rivolto secondo Jiemian a robotica, IA edge e hardware intelligente, con elaborazione general-purpose, inferenza IA ed elaborazione in tempo reale. Jiemian data al 30 aprile 2026 la sua prima consegna di produzione di massa.
21jingji ha riferito che nell’aprile 2026 il robot umanoide Linglong 2.0 ha completato la mezza maratona di Beijing Yizhuang usando K3. È un esempio concreto riportato di impiego nella robotica; la notizia non fornisce una misura delle prestazioni del processore. Per il contesto dell’annuncio, la cronaca di NeoTeo sul summit ricostruisce l’evento. Un approfondimento di NeoTeo sulle specifiche del V100 tratta core, memoria e PCIe.
La modularità permette ai progettisti di scegliere estensioni e componenti in base al sistema, ma può rendere necessario adattare il software alle implementazioni. Un articolo del Securities Daily ripubblicato da 163.com riferisce che le estensioni personalizzate possono frammentare la compatibilità; Meng Jianyi, chief scientist dell’Alibaba Damo Academy, ha descritto l’ecosistema software come frammentato per fasi.
Come si esplora un progetto prima del silicio
Prima che un chip venga realizzato, una piattaforma virtuale può aiutare a eseguire software e valutare scelte architetturali. In una presentazione registrata al RISC-V Summit 2020, Simon Davidmann e Duncan Graham di Imperas mostrano come eseguire applicazioni, profilare funzioni, stimare i tempi, modellare istruzioni personalizzate e fare debug di sistemi multicore eterogenei. La presentazione, in inglese, è stata pubblicata il 17 marzo 2021.
