RISC-V is een open, modulaire instructiesetarchitectuur (ISA): een beschrijving van de instructies die een processor kan uitvoeren, geen processor of AI-versneller op zichzelf.
Dat maakt RISC-V bruikbaar als basis voor uiteenlopende AI-systemen. Wat zo’n systeem kan, hangt af van de gekozen processorkern, uitbreidingen, versnellers, het geheugen en de software.
Wat RISC-V toevoegt aan een AI-systeem
RISC staat voor reduced instruction set computer. RISC-V bouwt voort op die ontwerpprincipes met een basisset instructies en optionele uitbreidingen. Een implementatie kiest welke uitbreidingen zij ondersteunt; leveranciers kunnen daarnaast eigen uitbreidingen toevoegen.
De geratificeerde V-uitbreiding ondersteunt vectorbewerkingen: één instructie kan dezelfde bewerking op meerdere gegevenswaarden toepassen. Voor het toepassingsprofiel voor processors geldt een minimale vectorlengte van 128 bits. Geratificeerde BF16-uitbreidingen ondersteunen onder meer omzettingen tussen BF16 en FP32 en vectorbewerkingen die BF16-waarden vermenigvuldigen en optellen in FP32. Dit zijn mogelijkheden van specifieke uitbreidingen, geen eigenschappen van elke RISC-V-chip. De RISC-V-specificaties beschrijven deze functies.
Een AI-systeem kan ook een RISC-V-kern combineren met andere processorkernen en een aparte accelerator, een gespecialiseerde rekeneenheid. De kern kan algemene software uitvoeren of de accelerator aansturen, terwijl die aparte eenheid bepaalde AI-bewerkingen afhandelt. De officiële uitleg van RISC-V beschrijft hoe zulke componenten samen in één platform passen.
Ook het aantal instructies hangt af van wat je meet. De RV32I-basis bevat 40 unieke instructies. De specificatie noemt 38 als telling voor een eenvoudige implementatie die ECALL en EBREAK samen afhandelt en FENCE als een instructie zonder verdere werking uitvoert. Voor de hele modulaire RISC-V-familie bestaat dus geen enkel vast totaal.
Waar RISC-V in AI-toepassingen opduikt
SpacemiT richtte de K1 volgens berichtgeving van Jiemian op edge computing: gegevens verwerken dicht bij het apparaat dat ze verzamelt. De K3 is volgens diezelfde berichtgeving bedoeld voor robotica, edge-AI en slimme apparaten. Jiemian meldde dat de eerste K3-processors uit massaproductie op 30 april 2026 werden geleverd.
In april 2026 voltooide de humanoïde robot Linglong 2.0 volgens 21jingji de halve marathon voor robots in Beijing Yizhuang met een RISC-V-gebaseerde K3. Het bericht noemt geen exacte wedstrijddag. Dat is een concreet gemeld robotica-voorbeeld; het zegt op zichzelf niets over prestaties van andere RISC-V-systemen.
SpacemiT kondigde op 19 oktober 2026 tijdens de RISC-V China Summit ook de serverprocessor V100 aan, samen met de serveraanbiedingen C2201 voor algemene berekeningen, G5201 voor AI-berekeningen en S5236 voor opslag. Jiemian en 21jingji berichtten over de aankondiging. NeoTeo schreef eerder over de summit en de openingsdatum die Sohu meldde in het bericht over RISC-V Summit China 2026.
K3 had daarmee in de berichtgeving al een gemelde eerste levering uit massaproductie en een voorbeeld uit de robotica; V100 en de drie servertypen waren aankondigingen. De voorbeelden bestrijken dus verschillende toepassingen en productstadia. Op 22 oktober meldde Securities Daily, in een artikel dat 163.com opnieuw publiceerde, dat leverancierspecifieke uitbreidingen softwarecompatibiliteit kunnen versnipperen. Dat soort softwareondersteuning speelt mee wanneer ontwikkelaars bepalen welke uitbreidingen een systeem gebruikt.
Een AI-ontwerp vóór de eerste chip verkennen
Ontwerpers kunnen software en architectuurkeuzes onderzoeken met een virtueel platform: een model van een hardwareomgeving waarop software al kan draaien. In een Engelstalige presentatie van RISC-V Summit 2020 demonstreerden Imperas-presentatoren Simon Davidmann en Duncan Graham hoe ontwikkelaars applicaties uitvoeren, functies profileren, timing schatten, aangepaste instructies modelleren en systemen met verschillende soorten processorkernen debuggen voordat ze de RTL vastleggen. RTL is de hardwarebeschrijving waaruit een chipontwerp wordt opgebouwd.
De presentatie werd in 2021 gepubliceerd en beschrijft een ontwerpworkflow. Zo kunnen teams software en mogelijke hardwarekeuzes verkennen voordat een chipontwerp wordt vastgelegd.
