RISC-V est une architecture ouverte de jeu d’instructions, ou ISA : elle définit l’interface logicielle d’un processeur, pas un modèle de puce ni un accélérateur d’IA. Un système fondé sur RISC-V peut associer un cœur généraliste à un accélérateur matériel distinct, chargé de calculs spécialisés.
Cette différence aide à comprendre les exemples récents. Le 19 octobre 2026, SpacemiT a annoncé son processeur serveur V100 et trois offres serveur au RISC-V China Summit. Dans la robotique et l’informatique en périphérie, les exemples rapportés concernent notamment le processeur K3 de l’entreprise.
Ce que RISC-V apporte à un système d’IA
RISC-V définit une base d’instructions et des extensions facultatives, standardisées ou personnalisées. RISC signifie « reduced instruction set computer », soit ordinateur à jeu d’instructions réduit. RISC-V désigne une famille d’architectures, pas un processeur unique. La présentation officielle de l’ISA décrit cette structure modulaire.
Une ISA est l’interface entre les logiciels et le processeur. Un cœur RISC-V met en œuvre une base donnée et les extensions qu’il prend en charge. Un accélérateur est une unité matérielle distincte, conçue pour effectuer des opérations spécialisées. La plateforme peut réunir des cœurs RISC-V, d’autres types de cœurs et des accélérateurs dédiés : le processeur généraliste peut alors piloter une partie du système sans réaliser lui-même tous les calculs d’IA.
L’extension vectorielle V permet de traiter des opérations sur plusieurs données en parallèle. Dans le profil d’application concerné, la spécification ratifiée fixe une longueur minimale des registres vectoriels de 128 bits. Des extensions vectorielles liées au format BF16 définissent notamment des conversions entre BF16 et FP32, ainsi qu’une opération de multiplication-accumulation élargie vers FP32. Ces possibilités appartiennent aux extensions concernées ; elles ne signifient pas que chaque processeur RISC-V les implémente. Le manuel officiel de l’architecture en détaille les opérations.
Le nombre d’instructions dépend lui aussi de la base et des extensions. La base RV32I compte 40 instructions uniques. La spécification autorise un décompte de 38 pour certaines implémentations simples, qui traitent ECALL et EBREAK ensemble et réalisent FENCE comme une opération sans effet. Ce nombre ne représente donc pas l’ensemble de la famille RISC-V.
Robotique, informatique en périphérie et serveurs
SpacemiT destine son K1 à l’informatique en périphérie et son K3 à la robotique, à l’IA en périphérie et aux équipements intelligents, selon Jiemian. Le calcul en périphérie s’effectue près de la source des données, par exemple dans un appareil ou un robot, plutôt que dans un centre de données distant. L’inférence, c’est l’exécution d’un modèle d’IA pour produire un résultat à partir de nouvelles données.
Jiemian rapporte que le K3 associe calcul général, inférence d’IA et contrôle en temps réel. Le média date ses premières livraisons de série du 30 avril 2026. En avril 2026, 21jingji a rapporté que le robot humanoïde Linglong 2.0 avait terminé le semi-marathon de Beijing Yizhuang avec une puce K3. Cet exemple situe le processeur dans un usage robotique rapporté, sans constituer une mesure comparative de ses performances.
Pour les serveurs, SpacemiT a annoncé le V100 au RISC-V China Summit le 19 octobre 2026. Les offres présentées avec ce processeur étaient le C2201 pour le calcul général, le G5201 pour le calcul d’IA et le S5236 pour le stockage de données. Cette annonce illustre l’extension des applications visées vers les serveurs ; elle ne permet pas, à elle seule, de déduire les performances d’un système. Notre article sur le sommet RISC-V China 2026 à Shenzhen en présente le contexte.
21jingji attribue à Omdia une prévision de croissance annuelle de 50 % des livraisons de processeurs RISC-V et une part mondiale proche de 25 % en 2030. Ce sont des prévisions, distinctes des exemples de produits et d’usages rapportés.
Ce que les exemples disent des limites actuelles
Le nom RISC-V ne suffit pas à connaître les capacités d’un appareil. Il faut considérer le cœur réellement utilisé, les extensions implémentées, les accélérateurs présents et les logiciels compatibles. Un article de Securities Daily repris sur 163.com rapporte que les extensions personnalisées de différents fournisseurs peuvent compliquer la compatibilité logicielle.
Pour un système d’IA, la répartition des tâches compte autant que l’ISA : le cœur peut gérer le logiciel général et la coordination, tandis qu’un accélérateur distinct exécute certains calculs. La spécification autorise cette combinaison, mais le choix des composants et leur prise en charge logicielle dépendent de chaque plateforme.
Explorer une conception avant le silicium
Des concepteurs peuvent aussi examiner une architecture avant sa fabrication. Dans une présentation enregistrée au RISC-V Summit 2020 et publiée en 2021, Simon Davidmann et Duncan Graham, d’Imperas, montrent l’exécution de logiciels sur une plateforme virtuelle, le profilage des fonctions, l’estimation du temps d’exécution, la modélisation d’instructions personnalisées et le débogage de systèmes multicœurs hétérogènes. Il s’agit d’un flux de conception pré-silicium, distinct d’une mesure de performances d’un produit commercialisé.
