TSMC plant die Produktion seines Prozessknotens A14 für 2028. Ein von Wccftech unter Berufung auf ETNews berichtetes SRAM-Ziel von weniger als 0,017 μm² würde gegenüber TSMCs dokumentierter 2-nm-Bitzelle mit 0,021 μm² eine bedingte Verringerung der Bitzellenfläche um gut 19 Prozent bedeuten, falls das Ziel erreicht wird.
Was TSMC zu A14s Zeitplan sagt
TSMC kündigte A14 am 23. April 2025 an und plante die Produktion für 2028. DigiTimes berichtete, TSMC habe A14 bei einer Telefonkonferenz am 16. Juli 2026 als planmäßig bezeichnet und Risikoproduktion für 2027 sowie Volumenproduktion für 2028 vorgesehen. Einen Produktionsstart im ersten Halbjahr 2028 schrieb Wccftech ebenfalls DigiTimes zu.
Was das gemeldete SRAM-Ziel rechnerisch bedeuten würde
Für seine 2-nm-CMOS-Nanosheet-Technologie nennt TSMC eine hochdichte SRAM-Bitzelle mit einer Fläche von 0,021 μm². Wccftech berichtete unter Berufung auf ETNews von einem A14-Ziel unter 0,017 μm². Ausgehend von der Schwelle von 0,017 μm² ergibt sich (0,021 − 0,017) / 0,021 ≈ 19,0 %. Weil das berichtete Ziel darunter liegt, wäre die Verringerung der Bitzellenfläche bei Erreichen größer als rund 19 Prozent.
TSMC nennt für seine 2-nm-Nanosheet-SRAM-Technologie außerdem eine Dichte von 38,1 Mb/mm². Das ist ein eigener Messwert für die SRAM-Dichte, nicht die Fläche einer einzelnen Bitzelle.
Die Bitzelle bestimmt nicht allein die Makrofläche
Eine SRAM-Bitzelle speichert ein Bit. Ein SRAM-Makro umfasst neben den Speicherzellen weitere Schaltungen, die ebenfalls zu seiner Gesamtfläche beitragen. Die errechnete Verringerung bezieht sich daher auf die Bitzellenfläche; sie beziffert nicht die Fläche eines vollständigen SRAM-Makros.
