TSMC heeft de productie van zijn A14-proces gepland voor 2028. Wccftech meldde, onder verwijzing naar ETNews, een A14-doel voor SRAM-bitcellen kleiner dan 0,017 μm². Als dat doel wordt gehaald, zou het bitceloppervlak ruim 19,0% kleiner zijn dan de 0,021 μm² van TSMC’s SRAM-referentie voor 2 nm.
Wat TSMC over de productieplanning zegt
TSMC kondigde A14 op 23 april 2025 aan en plande de productie voor 2028. DigiTimes meldde na een conferencecall op 16 juli 2026 dat risicoproductie in 2027 en volumeproductie in 2028 waren voorzien. Op 29 oktober 2026 schreef Wccftech aan DigiTimes een preciezere planning toe: massaproductie zou in de eerste helft van 2028 beginnen.
Wat het gemelde SRAM-doel zou betekenen
TSMC rapporteert voor zijn SRAM in 2nm-CMOS-nanosheettechnologie een bitceloppervlak van 0,021 μm² en een SRAM-dichtheid van 38,1 Mb/mm². Wccftech schreef aan ETNews toe dat TSMC voor A14 mikt op bitcellen kleiner dan 0,017 μm².
De berekening vanaf de grenswaarde is (0,021 − 0,017) ÷ 0,021 ≈ 19,0%. Omdat het gemelde doel onder 0,017 μm² ligt, zou de afname van het bitceloppervlak bij het behalen ervan groter zijn dan ongeveer 19,0%.
Bitceloppervlak is niet het oppervlak van de SRAM-macro
Een bitcel slaat één bit op; een SRAM-macro omvat ook de omliggende schakelingen. De berekende afname geldt dus alleen voor het oppervlak van de bitcel. Ze betekent niet dat de volledige SRAM-macro of cache evenveel kleiner wordt, en zegt op zichzelf niets over de prestaties van een chip.
