Meng Jianyi stellte am 19. Oktober 2026 beim RISC-V China Summit in Shenzhen neue Angaben zur Mehrkernskalierung und KI-Inferenz des XuanTie C950 vor. Alibaba DAMO Academy hatte die 64-Bit-RISC-V-Prozessor-IP bereits am 24. März 2026 angekündigt.
Was die Oktober-Präsentation ergänzte
Für XT-LINK wurden bei einer Konfiguration mit 128 Kernen 78 Prozent Skalierungslinearität und eine Gesamtleistung vom 99,8-Fachen der Einkernreferenz genannt. Die beiden Werte beschreiben die Mehrkernskalierung aus unterschiedlichen Blickwinkeln.
Für Qwen3.8-Flash-Next wurden 43 Tokens pro Sekunde und für DeepSeek V4-Flash 38 Tokens pro Sekunde angegeben. Das sind Werte für die jeweils genannten Modelle, keine pauschale Aussage zur Inferenzleistung beliebiger KI-Anwendungen. Die Präsentation fand beim RISC-V China Summit in Shenzhen statt; NeoTeos Bericht zum Gipfel liefert dazu Veranstaltungskontext.
C950 ist konfigurierbare Prozessor-IP
Der C950 ist ein Prozessordesign zur Integration in ein größeres System, keine festgelegte Endkunden-CPU. RISC-V bezeichnet die offene Befehlssatzarchitektur; der C950 ist eine konkrete 64-Bit-Implementierung von Alibaba DAMO Academy.
Der Kern arbeitet superskalar und außerhalb der Programmreihenfolge. Zu den Architekturangaben gehören eine acht Instruktionen breite Dekodierung, eine 16-stufige Pipeline und ein Fenster von mehr als 1.000 Instruktionen, die außerhalb der Programmreihenfolge verarbeitet werden können.
Die IP lässt sich je nach System mit unterschiedlichen Cache-Größen und Cluster-Konfigurationen einsetzen. Ein XL-300-Cluster kann ein bis acht Kerne umfassen. Der optionale XuanTie-TPE-Tensorbeschleuniger nutzt die AME-Matrix-Erweiterung und erreicht laut Spezifikation bis zu 8 TOPS je TPE. Er gehört nicht automatisch zu jeder C950-Konfiguration. Wer das Zusammenspiel von Prozessorkernen und Beschleunigern vertiefen möchte, findet dazu NeoTeos Erklärung zu RISC-V und KI-Beschleunigern.
| Baustein | Angabe | Konfiguration oder Bedingung |
| TPE-Tensorbeschleuniger | Bis zu 8 TOPS je TPE | Optional; nutzt AME v0.5 |
| Vektoreinheit | Zwei 256-Bit-Datenpfade; VLEN = 256 Bit | Vektor-Erweiterung v1.0 und Vector Crypto |
| L1-Datencache | 64 KB | Vierfach assoziativ; vier Takte vom Ladezugriff bis zur Nutzung |
| L2-Cache | 256 KB bis 3 MB je Kern | Privat und konfigurierbar |
| L3-Cache | 0 bis 8 MB | Optional, abhängig von der Interconnect-Konfiguration |
| XL-300-Cluster | Ein bis acht Kerne | Konfigurierbare Clustergröße |
Linux, QEMU und FPGA in der Entwicklung
Der berichtete C950-SDK-Stand umfasst Linux 6.6.36, OpenSBI 1.7, U-Boot 2024.10, QEMU 5.4.3, GCC 3.4.1 und LLVM 2.4.2. Eine QEMU-Anleitung startet Linux 6.6 auf einem emulierten Acht-Kern-Modell des C950. QEMU bildet das System dabei per Software nach.
Canonical demonstrierte Servervirtualisierung mit Ubuntu und IOMMU auf einer C950-FPGA-Plattform. Ein FPGA bildet die Prozessorlogik auf rekonfigurierbarer Hardware ab; das ist ein anderer Entwicklungsweg als die QEMU-Emulation.
Lauterbach kündigte am 15. September 2026 TRACE32-Unterstützung für den C950 an, darunter gleichzeitiges Debugging mehrerer Kerne und nicht-invasive Trace-Aufzeichnung.
