La présentation de Meng Jianyi, le 19 octobre 2026, a apporté de nouveaux résultats rapportés pour le processeur RISC-V XuanTie C950, notamment des chiffres de montée en charge et d’inférence. Alibaba DAMO Academy avait annoncé cette IP 64 bits le 24 mars 2026. Le C950 est conçu pour être intégré à un système, et non vendu comme un processeur grand public autonome.
RISC-V désigne un jeu d’instructions ouvert, c’est-à-dire les règles qu’un processeur suit pour exécuter des programmes. Le C950 est une implémentation particulière de cette architecture, développée par l’équipe XuanTie d’Alibaba DAMO Academy.
Les résultats présentés en octobre
Lors du sommet RISC-V China, Meng Jianyi, scientifique en chef d’Alibaba DAMO Academy, a présenté des résultats associés à XT-LINK, l’interconnexion multicœur du système. À 128 cœurs, la linéarité annoncée était de 78 %, avec une performance totale de 99,8 fois celle de la référence monocœur.
La présentation a également attribué un débit de 43 tokens par seconde à Qwen3.8-Flash-Next et de 38 tokens par seconde à DeepSeek V4-Flash. Ces chiffres concernent les modèles cités; ils ne décrivent pas les performances du C950 pour toutes les charges d’intelligence artificielle.
Une IP configurable, pas une configuration unique
La fiche technique décrit un cœur superscalaire à exécution dans le désordre. Le C950 peut décoder huit instructions à la fois; la présentation de son lancement par Xinhua faisait aussi état d’un pipeline de 16 étages et d’une fenêtre d’exécution hors ordre de plus de 1 000 instructions.
Les autres paramètres dépendent de la configuration choisie pour l’IP. Le tableau rassemble les options documentées, sans les présenter comme les caractéristiques d’un unique processeur fini.
| Élément | Donnée documentée | Configuration ou condition |
| Décodage | Huit instructions | Largeur de décodage du cœur |
| Accélérateur tensoriel TPE | Jusqu’à 8 TOPS par TPE | Intégration facultative; architecture AME v0.5 |
| Voies vectorielles | Deux voies de données de 256 bits | Extension vectorielle décrite dans la fiche technique |
| Cache L1 de données | 64 KB, associatif à quatre voies | Quatre cycles entre le chargement et l’utilisation des données |
| Cache L2 | De 256 KB à 3 MB | Cache privé par cœur, capacité configurable |
| Cache L3 | De 0 à 8 MB | Facultatif, selon la configuration de l’interconnexion |
| Cluster XL-300 | De un à huit cœurs | Nombre de cœurs configurable par cluster |
Le TPE est un accélérateur tensoriel optionnel: il ne fait donc pas automatiquement partie de chaque configuration C950. De même, la plage d’un à huit cœurs concerne un cluster XL-300, pas nécessairement une puce physique à huit cœurs.
QEMU, FPGA et outils de développement
Le parcours logiciel et le prototype matériel répondent à deux usages différents. Dans l’exemple QEMU, un modèle logiciel du C950 configuré avec huit cœurs démarre Linux 6.6. QEMU émule le système; cet exemple permet donc de travailler sur un modèle logiciel.
Une démonstration distincte de Canonical a utilisé une plateforme FPGA C950 pour la virtualisation serveur avec Ubuntu et IOMMU. Un FPGA est un circuit reconfigurable utilisé ici comme support de prototypage. Cette démonstration ne correspond pas au modèle émulé dans QEMU.
Le SDK C950 rapporté comprend Linux 6.6.36, OpenSBI 1.7, U-Boot 2024.10, QEMU 5.4.3, GCC 3.4.1 et LLVM 2.4.2. Le 15 septembre 2026, Lauterbach avait annoncé la prise en charge du débogage multicœur et de la capture de traces non intrusive par TRACE32 pour le C950.
