La presentazione di Meng Jianyi del 19 ottobre 2026 ha aggiunto nuovi risultati attribuiti allo XuanTie C950: 78% di linearità con XT-LINK a 128 core e velocità di inferenza riportate per due modelli di IA. Alibaba DAMO Academy aveva annunciato il C950 il 24 marzo 2026: è un IP di processore RISC-V a 64 bit, cioè un progetto destinato all’integrazione in sistemi più ampi, non una configurazione fissa da PC.
Che cosa ha aggiunto l’aggiornamento di ottobre
I risultati presentati per XT-LINK indicano una prestazione complessiva pari a 99,8 volte il riferimento a un core e una linearità del 78% a 128 core. La linearità descrive quanto l’aumento delle prestazioni si avvicina alla crescita ideale al crescere dei core. La presentazione ha inoltre riportato 43 token al secondo per Qwen3.8-Flash-Next e 38 token al secondo per DeepSeek V4-Flash. Sono risultati riferiti a quei modelli e a quelle configurazioni.
Per quattro tipologie di carichi di lavoro agentici, la presentazione ha anche riportato un miglioramento aggregato superiore al 10% rispetto alle architetture convenzionali confrontate. I valori non descrivono automaticamente le prestazioni di ogni applicazione: cambiano in base al carico e alla configurazione del sistema.
Il C950 è un IP configurabile
RISC-V è un’architettura aperta del set di istruzioni, o ISA; XuanTie C950 è una specifica implementazione di Alibaba DAMO Academy. La documentazione tecnica descrive un processore superscalare ed esecuzione fuori ordine: il core può gestire più istruzioni in parallelo e riordinarne l’esecuzione. La descrizione indica una decodifica a otto vie; l’annuncio di marzo riportava inoltre una pipeline di 16 stadi e una finestra di esecuzione fuori ordine superiore a 1.000 istruzioni.
Le opzioni elencate distinguono le capacità del progetto da quelle che dipendono dalla configurazione scelta:
| Componente | Dato documentato | Configurazione o condizione |
| Decodifica | Otto vie | Architettura del core |
| TPE, unità tensoriale | Fino a 8 TOPS per unità | Coprocessore opzionale; TOPS indica migliaia di miliardi di operazioni al secondo |
| Unità vettoriale | Due percorsi dati da 256 bit | Specifica dell’unità vettoriale |
| Cache dati L1 | 64 KB, a quattro vie, 4 cicli da caricamento a utilizzo | Cache del core |
| Cache L2 | Da 256 KB a 3 MB | Privata per core e configurabile |
| Cache L3 | Da 0 a 8 MB | Opzionale, secondo la configurazione dell’interconnessione |
| Cluster XL-300 | Da 1 a 8 core | Numero di core configurabile per cluster |
Il TPE usa l’architettura matriciale AME di XuanTie e resta un’opzione: i suoi valori non si applicano automaticamente a ogni configurazione C950. Per capire come core e acceleratori svolgono ruoli distinti, può essere utile l’approfondimento NeoTeo su nuclei RISC-V e acceleratori per l’IA.
QEMU e FPGA seguono percorsi diversi
QEMU emula un sistema in software; la guida XuanTie descritta da NeoTeo avvia Linux 6.6 su un modello C950 emulato a otto core. È un ambiente per lo sviluppo e la verifica del software, non una dimostrazione di prestazioni di un processore fisico.
Canonical ha invece presentato una dimostrazione di virtualizzazione server con Ubuntu e IOMMU su una piattaforma FPGA basata su C950. Un FPGA è un circuito riconfigurabile usato per prototipare hardware. L’esempio è quindi distinto dall’emulazione QEMU. La copertura di NeoTeo sullo sviluppo del C950 riporta anche queste versioni dell’SDK: Linux 6.6.36, OpenSBI 1.7, U-Boot 2024.10, QEMU 5.4.3, GCC 3.4.1 e LLVM 2.4.2.
La stessa copertura riferisce che Lauterbach ha annunciato il supporto TRACE32 per il debug multicore e l’acquisizione delle tracce del C950.
