Au 18 septembre 2026, les résultats électriques de l’essai Zipzag, consacré au raccordement de champs d’exposition High-NA, étaient encore attendus. Intel Foundry utilise déjà cette lithographie sur certaines couches Intel 18A d’une partie des processeurs Panther Lake. Le 7 septembre, Intel et ASML avaient annoncé plus d’un million de plaquettes traitées au total en qualification des outils, en recherche et développement (R&D) et en production.
Ce que couvre le cap du million de plaquettes
Le chiffre annoncé par Intel et ASML agrège les plaquettes traitées lors de la qualification des outils, des travaux de R&D et de la production. Cette dernière comprend l’utilisation du High-NA sur certaines couches de Panther Lake ; le total ne correspond pas au seul volume de plaquettes de ces processeurs.
Panther Lake est le nom de code des processeurs Intel Core Ultra Series 3 concernés. Le High-NA n’est employé que sur certaines couches Intel 18A et pour une partie de cette famille, pas sur tous ses processeurs ni sur toutes les couches de fabrication. Intel affirme que les couches réalisées avec le High-NA atteignent ou dépassent les performances de couches comparables produites avec sa plateforme EUV NXE.
Pourquoi le raccordement des champs pose un défi
L’ouverture numérique, ou NA, caractérise le pouvoir de résolution de l’optique. La plateforme EUV classique citée pour comparaison a une ouverture numérique de 0,33 ; celle du High-NA est de 0,55. Avec un masque standard de 6 × 6 pouces, le champ d’exposition High-NA est moins large. Si un motif dépasse ce champ, plusieurs expositions peuvent devoir être raccordées : c’est le stitching, ou raccordement de champs.
| Plateforme lithographique | Ouverture numérique | Champ d’exposition avec un masque standard de 6 × 6 pouces |
| EUV classique | 0,33 | 26 × 33 mm |
| High-NA EUV | 0,55 | 26 × 16,5 mm |
Le choix des couches High-NA de Panther Lake évite les connexions électriques qui traverseraient la jonction entre deux demi-champs. Un test block-and-route à joint droit avait fait l’objet d’une vérification électrique. Pour l’essai Zipzag, qui suit un joint décalé autour de zones sensibles du circuit, les résultats électriques étaient encore attendus au 18 septembre 2026.
Le format de masque envisagé pour la suite
Intel et ASML travaillent aussi à un format de masque de 6 × 12 pouces. Un masque plus grand pourrait permettre d’exposer un champ plus étendu et de réduire le recours au raccordement pour certains motifs. Ce format reste une piste de développement.
