Durante un evento Micron, Scott DeBoer ha dichiarato che l’azienda non porterà avanti la DRAM 4F². Il presidente e direttore tecnologico e dei prodotti di Micron ha citato i costi, la complessità produttiva e i limiti di scalabilità, dopo circa vent’anni di valutazioni. La spiegazione centrale è che un’area nominale della cella più piccola non garantisce, da sola, una maggiore densità pratica della memoria.
Perché l’area della cella non basta
A parità di dimensioni di processo, una cella 4F² ha un’area teorica inferiore di circa il 33% rispetto a una cella 6F². In una disposizione ideale, il calcolo geometrico permetterebbe di collocare fino al 50% di celle in più su un wafer. Sono confronti teorici, non misure di densità ottenute nella produzione.
Secondo DeBoer, la densità di bit dipende anche dal passo e dalle dimensioni del condensatore. Il passo è la distanza tra elementi adiacenti: il transistor deve trovare posto sotto la disposizione dei condensatori, che quindi condiziona quanto si può ridurre la cella nel suo insieme. La sigla 4F², da sola, non determina quanti bit si ottengono in pratica.
DeBoer ha riconosciuto che la 4F² può essere realizzata su nodi di processo meno avanzati. Per Micron, però, adottarla comporta costi e complessità maggiori, mentre la sua scalabilità presenta limiti fondamentali.
La direzione di Micron: 6F² e DRAM 3D
Micron intende continuare a ridurre il passo dei condensatori e a scalare la DRAM 6F², secondo il resoconto delle dichiarazioni di DeBoer. L’azienda sta anche sviluppando la DRAM 3D, che aumenta la densità impilando verticalmente strati di celle di memoria.
L’impilamento della DRAM 3D è distinto dall’uso di transistor a canale verticale in una cella 4F²: nel primo caso si sovrappongono strati di celle, nel secondo la struttura verticale riguarda il transistor della singola cella. Il resoconto indicava inoltre per il processo 1δ di Micron l’obiettivo di avviare la produzione di volume nella seconda metà del 2027, con un aumento atteso della densità di bit nell’ordine del 25% rispetto al processo precedente.
Gli obiettivi riportati per CXMT e YMTC
La decisione riguarda la roadmap di Micron. Per CXMT, un resoconto pubblicato il 22 ottobre 2026 riferiva l’obiettivo di presentare entro la fine dell’anno un modulo server DDR5 RDIMM basato su 4F². Per YMTC, lo stesso resoconto descriveva un progetto 4F² separato, con transistor a canale verticale e un obiettivo di 9.600 MT/s; riportava anche attività di ricerca e test su LPDDR5 da 16 Gb a 7.500 MT/s, avviate nell’ottobre 2025.
Questi sviluppi seguono percorsi distinti da quello di Micron: il modulo di CXMT e i valori associati ai progetti di YMTC erano obiettivi riportati, non specifiche di prodotti commerciali.
