Andrea Gallo, CEO von RISC-V International, prognostizierte auf der sechsten RISC-V China Summit leistungsfähige RISC-V-Anwendungsprozessoren für 2026. EET China berichtete am 20. Oktober über seine Einschätzung. Für Serverprozessoren zählt neben dem Kern die gesamte Plattform: Die offizielle Server-SoC-Spezifikation von RISC-V International behandelt unter anderem Interrupts, DMA-Schutz, PCIe, Zuverlässigkeit und Sicherheit.
Der Gipfel fand vom 18. bis 20. Oktober 2026 in Shenzhen statt. NeoTeo hatte zuvor über Termin und Programm berichtet.
Was ein Server-SoC zusätzlich zum Prozessor braucht
RISC-V ist eine Befehlssatzarchitektur, kurz ISA. Sie legt fest, welche Befehle ein Prozessor ausführt. Ein Server-SoC umfasst darüber hinaus Funktionen, die Geräte, Speicher und Software miteinander verbinden. Die Anforderungen der Version 1.0 behandeln deshalb neben Timern und Interrupts auch IOMMU, PCIe, RAS, Dienstgüte, Verwaltung, Leistungsüberwachung und Sicherheit.
Die Spezifikation unterscheidet verbindliche Vorgaben von Empfehlungen: „MUST“ kennzeichnet eine Pflicht, „SHOULD“ eine Empfehlung. Sie beschreibt Anforderungen an Server-SoCs, bestätigt aber nicht die Konformität eines bestimmten Prozessors.
Interrupts und IOMMU steuern Gerätezugriffe
Die Vorgaben verlangen die RISC-V Advanced Interrupt Architecture (AIA) und MSI, also meldungsbasierte externe Interrupts. Der IMSIC muss mindestens eine Interrupt-Datei für den Supervisor-Modus (S-mode) und fünf für den Virtual-Supervisor-Modus (VS-mode) unterstützen. Die S-mode-Datei muss mindestens 255 Interrupt-IDs verwalten können, jede VS-mode-Datei mindestens 63. Die mehreren Dateien sind für virtualisierte Systeme relevant, in denen Geräte direkt virtuellen Maschinen zugewiesen werden können.
Auch der Speicherzugriff von Geräten gehört zur Plattformanforderung. Eine IOMMU (Input-Output Memory Management Unit) muss DMA-fähige Peripheriegeräte und softwareseitig zugängliche PCIe-Root-Ports steuern. Ausnahmen gelten unter anderem für Interrupt- und IOMMU-Controller sowie für bestimmte Verwaltungscontroller, die auf reservierte Ressourcen zugreifen. So kann Systemsoftware den Speicherbereich begrenzen, auf den ein Gerät per DMA zugreifen darf.
Für PCIe legt die Spezifikation zudem Anforderungen an Root-Ports, Host-Bridges und die Behandlung von Gerätezugriffen fest. Damit betrifft Servertauglichkeit nicht allein die Rechenkerne: Auch der Weg zwischen Prozessor, Speicher und angeschlossenen Geräten muss den Vorgaben entsprechen.
Zuverlässigkeit, Dienstgüte und Sicherheit
RAS steht für Zuverlässigkeit, Verfügbarkeit und Wartbarkeit. Die Spezifikation führt dafür eigene Vorgaben auf und empfiehlt unter anderem Verfahren zur Fehlererkennung und -korrektur. Für die Dienstgüte, auf Englisch Quality of Service (QoS), empfiehlt sie Mechanismen, die Leistungsschwankungen durch konkurrierende Zugriffe auf gemeinsam genutzte Ressourcen wie Cache und Arbeitsspeicher begrenzen.
Ein Hardware-Vertrauensanker (Root of Trust) ist als primäre Vertrauensbasis vorgeschrieben. Verschlüsselung des externen DRAM mit einem temporären Schlüssel von mindestens 256 Bit und eine Schnittstelle für ein TPM nach Version 2.0 nennt die Spezifikation als Empfehlungen. Für den Betrieb in Rechenzentren behandelt sie außerdem standardisierte Verwaltungsprotokolle wie Redfish, PLDM und MCTP.
Was die auf dem Gipfel genannten Plattformen zeigen
EET China beschrieb SiFive BigSky als Entwicklungsplattform für Rechenzentren mit 32 RVA23-Kernen bei 2,0 GHz und Ubuntu 26.04 LTS. Der Bericht bezeichnete Epic Semis Contrail AIX als kommerzialisiert und nannte 32 skalare Kerne, 16 KI-Beschleunigerkerne und eine Leistung von 75 TOPS. Außerdem führte er DDR5, PCIe Gen5 und CXL-Speichererweiterung auf.
Tenstorrents Atlantis basiert dem Bericht zufolge auf einem Achtkern-Cluster mit Ascalon-X-Kernen. Das Einschalten von SoC und Board war für das vierte Quartal 2026 geplant. Die drei Beispiele haben damit unterschiedliche beschriebene Entwicklungsstände; ihre Kernzahlen und TOPS-Angaben erlauben keinen direkten Leistungsvergleich.
RISC ist kein Leistungssiegel
RISC bezeichnet einen Entwurfsansatz mit vergleichsweise einfachen, regelmäßigen Befehlen. Typisch sind getrennte Lade- und Speicherbefehle sowie Rechenoperationen zwischen Registern. CISC-Architekturen erlauben traditionell komplexere Befehle und Speicheroperationen. Diese Kategorien beschreiben Designansätze; die Leistung eines konkreten Prozessors hängt auch von seiner Implementierung, der Software und der jeweiligen Aufgabe ab.
