Pour évaluer un processeur RISC-V destiné à un serveur, il faut regarder la plateforme entière : gestion des interruptions, protection des entrées-sorties, PCIe, fiabilité et sécurité. Lors de la sixième RISC-V China Summit, tenue à Shenzhen du 18 au 20 octobre 2026, Andrea Gallo, directeur général de RISC-V International, a prédit que des processeurs RISC-V haute performance destinés aux applications arriveraient cette année-là. EET China a rapporté cette prévision le 20 octobre. NeoTeo avait annoncé les dates du sommet.

Ce qu’un serveur RISC-V exige au-delà des cœurs

Un processeur peut utiliser l’architecture RISC-V sans que cela suffise à caractériser un serveur complet. La spécification officielle Server SoC Requirements v1.0 définit des exigences et des recommandations qui couvrent le système autour du processeur : interruptions, mémoire, bus PCIe, fiabilité, gestion et sécurité. Le texte de RISC-V International distingue les clauses obligatoires des recommandations, qui n’ont pas la même force.

Pour un intégrateur ou un fournisseur de logiciels, ces règles donnent des repères sur la façon dont les composants d’une plateforme doivent fonctionner ensemble. Elles décrivent les conditions attendues d’un SoC de serveur, sans certifier les processeurs cités lors du sommet ni mesurer leurs performances.

Interruptions, accès mémoire et PCIe

La spécification exige la prise en charge de l’AIA, l’architecture avancée d’interruptions de RISC-V. Les interruptions externes doivent passer par MSI, un mécanisme qui les signale sous forme de messages. L’IMSIC doit fournir un fichier d’interruptions pour le mode S et au moins cinq pour le mode VS.

Elle encadre aussi les accès directs à la mémoire, ou DMA. Les périphériques capables d’effectuer ces accès et les ports racines PCIe accessibles aux logiciels doivent être gérés par une IOMMU, sous réserve des exemptions prévues par la spécification. Une IOMMU contrôle les accès mémoire des périphériques : cette protection concerne donc l’ensemble des entrées-sorties de la plateforme, pas seulement les cœurs du processeur.

Le document couvre également PCIe, la qualité de service (QoS), la gestion et la surveillance des performances. Pour la sécurité, il exige une racine de confiance matérielle comme point de confiance principal. Il recommande aussi la prise en charge du chiffrement de la mémoire DRAM externe et d’une interface TPM 2.0.

Les plateformes citées au sommet n’en étaient pas toutes au même stade

EET China a décrit SiFive BigSky comme une plateforme de développement pour centre de données dotée de 32 cœurs RVA23 à 2,0 GHz et exécutant Ubuntu 26.04 LTS. Ce nombre de cœurs et cette fréquence décrivent une configuration, pas une mesure permettant de comparer son rendement à celui d’un autre processeur.

Le même compte rendu a qualifié Epic Semi Contrail AIX de commercialisé et lui a attribué 32 cœurs scalaires, 16 cœurs d’accélération IA et une capacité annoncée de 75 TOPS. Pour Tenstorrent Atlantis, basé sur un groupe de huit cœurs Ascalon X, il a rapporté un objectif de mise sous tension du SoC et de la carte au quatrième trimestre 2026. Ces configurations et étapes de développement ne constituent pas des résultats de tests comparatifs.

RISC décrit une conception, pas un classement de performances

RISC désigne une approche de conception qui privilégie des instructions relativement simples et régulières. Les opérations de mémoire passent souvent par des instructions de chargement et de stockage, séparées des calculs effectués dans les registres. CISC désigne une approche traditionnellement associée à des instructions plus complexes et à des opérations mémoire plus directes.

Ces catégories décrivent des choix d’architecture. À elles seules, elles ne permettent pas de déterminer quel processeur sera le plus rapide : le résultat dépend aussi de sa conception, des logiciels et de la charge de travail.