Andrea Gallo, CEO van RISC-V International, voorspelde op 20 oktober tijdens de zesde RISC-V China Summit dat krachtige RISC-V-applicatieprocessors in 2026 hun debuut zouden maken. Voor servergebruik zijn daarnaast eisen nodig voor het hele platform: interrupts, DMA-bescherming, PCIe, betrouwbaarheid en beveiliging. Die staan in de Server SoC Requirements v1.0 van RISC-V International.

De summit vond van 18 tot en met 20 oktober plaats in Shenzhen. NeoTeo publiceerde eerder een aankondiging van de summit.

Een serverplatform is meer dan een processor

RISC-V is een instructiesetarchitectuur: een verzameling afspraken over de instructies die een processor uitvoert. De Server SoC Requirements beschrijven wat er rond zo’n processor nodig is voor een serverplatform. De specificatie behandelt onder meer timers, interrupts, I/O, betrouwbaarheid en beveiliging. Ze bevat zowel verplichte eisen als aanbevelingen. Een product dat aan een van die eisen voldoet, is daarmee niet automatisch als geheel gecertificeerd of op prestaties beoordeeld.

De eisen raken ook functies die belangrijk zijn wanneer meerdere systemen of virtuele machines dezelfde server delen. Zo stelt de specificatie regels voor de afhandeling van interrupts en voor de toegang van randapparatuur tot het geheugen.

Interrupts en DMA-bescherming

De specificatie vereist ondersteuning voor de RISC-V Advanced Interrupt Architecture (AIA). Externe interrupts moeten gebruikmaken van MSI, oftewel message-signaled interrupts. Het IMSIC, dat deze interrupts afhandelt, moet een interruptbestand voor S-mode bieden en minstens vijf bestanden voor VS-mode, de gevirtualiseerde supervisormodus.

Ook directe geheugentoegang vraagt om bescherming. Apparaten die DMA (direct memory access) gebruiken, kunnen gegevens rechtstreeks naar of uit het geheugen verplaatsen. Volgens de specificatie moeten DMA-geschikte randapparaten en softwarematig toegankelijke PCIe-rootpoorten daarom onder toezicht staan van een IOMMU, een eenheid die geheugenverkeer van I/O-apparaten beheert. De specificatie noemt uitzonderingen op die eis.

Daarnaast behandelt het document PCIe-gedrag, RAS, Quality of Service (QoS), beheer en prestatiemonitoring. RAS staat voor betrouwbaarheid, beschikbaarheid en onderhoudbaarheid. Een hardwarematige root of trust moet de primaire basis voor vertrouwen vormen. Versleuteling van extern DRAM-geheugen en een TPM 2.0-interface zijn aanbevelingen, geen verplichte eisen.

Wat de op de summit genoemde platforms laten zien

EET China beschreef SiFive BigSky als een ontwikkelplatform voor datacenters met 32 RVA23-kernen op 2,0 GHz. Het platform draaide volgens het verslag Ubuntu 26.04 LTS. Die configuratie zegt iets over de genoemde opstelling; een kernental of klokfrequentie op zichzelf vertelt niet hoe een systeem zich onder een bepaalde serverbelasting gedraagt.

EET China meldde op 20 oktober dat Epic Semi Contrail AIX had gecommercialiseerd. Het verslag noemde 32 scalaire kernen, 16 AI-acceleratorkernen en een opgegeven capaciteit van 75 TOPS, naast DDR5, PCIe Gen5 en CXL-geheugenuitbreiding. Dit zijn productgegevens uit het verslag, geen onderling vergelijkbare prestatietests.

Voor Tenstorrent Atlantis was de eerste inschakeling van de SoC en het ontwikkelbord gepland voor het vierde kwartaal van 2026. Het platform is gebaseerd op een cluster met acht Ascalon X-kernen. Die geplande stap beschrijft een ontwikkelmijlpaal, geen gemelde levering van een serverprocessor.

Softwaretests vormen een ander deel van het platformwerk. EET China meldde dat RISC-V Runners in maart 2026 was gestart en op 20 oktober meer dan 88.000 workflows over 480 repositories en 212 organisaties had. Het verslag vermeldde ook dat een RISE-build van Android 17/AOSP voor riscv64 draaide op SpacemiT K3 Pico-ITX- en Alibaba A210 EVB-borden.

RISC zegt niet welke processor sneller is

RISC staat voor reduced instruction set computing, een ontwerpbenadering met relatief eenvoudige, regelmatige instructies. Veel RISC-processors gebruiken afzonderlijke laad- en opslaginstructies voor geheugen en voeren berekeningen uit met registers. CISC-ontwerpen laten traditioneel complexere instructies en meer directe geheugenbewerkingen toe.

Die labels beschrijven ontwerpkeuzes, geen prestatieranglijst. De prestaties van een specifieke serverprocessor hangen af van de implementatie, de software en de werklast.