OpenAI-Hardwarechef Richard Ho bezifferte Jalapeños Weg vom ersten RTL-Entwurf bis zum Tape-out auf neun Monate. Zugleich stand die zweite ASIC-Generation seiner Darstellung zufolge kurz vor dem Tape-out, während die dritte in Entwicklung war.

OpenAI und Broadcom hatten Jalapeño am 24. Juni 2026 als maßgeschneiderten ASIC für die Inferenz großer Sprachmodelle vorgestellt. Die Beschreibung des Entwicklungsablaufs zeigt, wie KI-Werkzeuge in die Chipentwicklung einflossen – zusammen mit Ingenieuren und herkömmlichen Entwurfswerkzeugen.

Was die neun Monate umfassen

Ein ASIC ist ein anwendungsspezifischer integrierter Schaltkreis. RTL steht für Register-Transfer-Level und bezeichnet eine Beschreibung digitaler Schaltungen auf Ebene von Registern und den Operationen zwischen ihnen. Tape-out nennt man die Übergabe des finalisierten Chipentwurfs an den Fertigungsprozess.

Die von Richard Ho genannten neun Monate bezogen sich auf den Weg vom ersten RTL-Entwurf bis zum Tape-out von Jalapeño. Sie beschreiben damit einen bestimmten Abschnitt des Chipdesigns.

KI unterstützte Ingenieure im Entwicklungsprozess

OpenAI setzte laut Ho eigene KI-Modelle und Codex zusammen mit erfahrenen Ingenieuren und etablierten Werkzeugen für die elektronische Entwurfsautomatisierung (EDA) ein. In der Entwicklungsarbeit half die KI auch beim Schreiben und Optimieren von Software-Kernels – Rechenkernen, die bestimmte Aufgaben ausführen.

Die Werkzeuge unterstützten den technischen Ablauf; die Ingenieure blieben für die Entscheidungen im Entwurf verantwortlich. Das Chipdesign beruhte also auf dem Zusammenspiel von KI-Unterstützung, Fachwissen und bestehenden Entwicklungswerkzeugen.

Standard-EDA blieb bei der Abnahme wichtig

Für die abschließende Prüfung des Entwurfs verwendete OpenAI weiterhin standardisierte EDA-Abläufe, sagte Ho. Die KI-gestützte Arbeit ersetzte diese Sign-off-Prüfungen nicht: Ingenieure optimierten den Entwurf, und die etablierten Verfahren dienten der Abnahme.

Neun Monate sind kein fester Zeitplan für weitere Chips

Als grobe Orientierung nannte Ho für traditionelle Chipentwürfe einen Zeitraum von etwa 18 Monaten bis zwei Jahren. Solche Entwürfe bauten häufig auf vorhandener IP – wiederverwendbaren Entwurfsbausteinen – oder älteren Architekturen auf.

Ho sagte, die Dauer künftiger Projekte hänge vom jeweiligen Entwurf und vom technischen Reifegrad ab. Einen weiteren Neun-Monats-Zyklus versprach er nicht.

Was über die nächsten ASIC-Generationen berichtet wurde

Ho zufolge stand die zweite Generation des OpenAI-ASICs kurz vor dem Tape-out; die dritte Generation befand sich in Entwicklung. Künftige Tape-outs sollten nach seiner Darstellung davon abhängen, ob die Technologie reif ist und der nächste Entwurf einen bedeutenden Fortschritt bringt – nicht von einem festen Kalender.