A fine settembre 2026, Richard Ho ha descritto la seconda generazione di Jalapeño come prossima al tape-out e la terza come in sviluppo. Ha anche riferito che il primo chip è passato dall’RTL iniziale al tape-out in nove mesi, con l’intelligenza artificiale a supporto degli ingegneri. Il risultato racconta un processo di progettazione assistito dall’IA, non un chip realizzato senza il lavoro umano.
Jalapeño è un ASIC per l’inferenza
Jalapeño è un ASIC, cioè un circuito integrato progettato per un compito specifico, destinato all’inferenza dei modelli linguistici di grandi dimensioni. OpenAI e Broadcom annunciarono il progetto il 24 giugno 2026.
Il dato dei nove mesi riguarda il passaggio dall’RTL iniziale al tape-out. RTL, acronimo di register-transfer level, indica una descrizione del comportamento del circuito a livello di trasferimento tra registri. Il tape-out è la consegna del progetto definitivo alla fonderia per la fabbricazione.
L’IA ha affiancato gli ingegneri
Nel processo descritto da Ho, OpenAI ha combinato i propri modelli, Codex e i normali strumenti EDA, cioè i software di automazione usati nella progettazione elettronica. Gli ingegneri sono rimasti responsabili delle decisioni e del lavoro di progettazione.
L’IA è stata usata durante lo sviluppo e per scrivere e ottimizzare kernel, le porzioni di software che eseguono specifiche operazioni di calcolo. Il contributo dei modelli si è quindi inserito in un flusso di lavoro guidato dagli ingegneri, anziché sostituirlo.
La verifica finale ha mantenuto i flussi EDA standard
OpenAI ha usato procedure EDA standard per il sign-off, la verifica conclusiva del progetto prima del tape-out. Ho ha descritto l’ottimizzazione assistita dall’IA accanto a questi controlli e alla supervisione degli ingegneri.
Il ciclo di nove mesi non fissa i tempi dei prossimi chip
Ho ha indicato come termine di paragone un ciclo tradizionale di circa 18 mesi-due anni, spesso per progetti che riutilizzano proprietà intellettuale (IP) esistente o architetture legacy. Jalapeño, invece, era stato progettato da zero: i due riferimenti partono da condizioni diverse.
Ho non ha promesso che i chip successivi seguiranno lo stesso calendario. Ha legato i tempi alla complessità del progetto e alla maturità della tecnologia.
La roadmap delle generazioni successive
Secondo Ho, la seconda generazione dell’ASIC era prossima al tape-out e la terza era già in sviluppo. I futuri tape-out, ha spiegato, dipendono dalla maturità tecnologica e dalla possibilità di ottenere miglioramenti significativi, non da una cadenza prefissata.
