Richard Ho, vice-presidente de hardware da OpenAI, afirmou que o Jalapeño foi do RTL inicial ao tape-out em nove meses, com apoio de inteligência artificial. O chip é um circuito integrado de aplicação específica (ASIC) desenvolvido para inferência de modelos de linguagem; o processo combinou modelos da OpenAI, Codex, ferramentas de projeto eletrônico e engenheiros.
Como a IA entrou no projeto do Jalapeño
Ho descreveu um fluxo de trabalho em que modelos da OpenAI e o Codex apoiaram os engenheiros. Ele também citou os modelos internos Sol e Astra. A IA entrou como ferramenta de apoio à engenharia: os profissionais continuaram responsáveis pelas decisões de projeto.
RTL, sigla para nível de transferência entre registradores, é uma forma de descrever a lógica de um circuito. Tape-out é a etapa em que o projeto final é enviado para fabricação. Assim, os nove meses mencionados por Ho correspondem ao intervalo entre o início do projeto em RTL e essa entrega.
A validação final manteve os fluxos EDA padrão
A equipe não deixou de usar ferramentas convencionais de automação de projetos eletrônicos, conhecidas pela sigla EDA. Ho afirmou que os fluxos EDA padrão continuaram no sign-off, a etapa de verificações finais do projeto, junto da supervisão dos engenheiros.
O prazo de nove meses não define o calendário dos próximos chips
Como referência aproximada, Ho descreveu prazos tradicionais de cerca de 18 meses a dois anos, muitas vezes em projetos que recorriam a blocos de propriedade intelectual já existentes ou a arquiteturas legadas. Ele não garantiu que os próximos chips ficariam prontos em nove meses: segundo Ho, o prazo depende do escopo do projeto e da maturidade da tecnologia.
Em setembro de 2026, Ho descreveu a segunda geração do ASIC como próxima do tape-out e a terceira como em desenvolvimento. Ele afirmou que os próximos tape-outs dependeriam da prontidão tecnológica e de uma melhoria relevante, sem uma cadência fixa.
