Richard Ho, vicepresidente de hardware de OpenAI, explicó que Jalapeño pasó del diseño inicial a nivel de transferencia entre registros (RTL) al tape-out en nueve meses, con ayuda de inteligencia artificial y un equipo de ingeniería. El tape-out es el envío del diseño final para su fabricación; el plazo describe esa etapa del desarrollo del ASIC de inferencia, no un calendario garantizado para otros chips.
OpenAI y Broadcom anunciaron Jalapeño el 24 de junio de 2026 como un chip especializado en la inferencia de modelos de lenguaje. La explicación de Ho se centra en cómo OpenAI combinó herramientas de IA con ingeniería y procesos convencionales de diseño electrónico.
La IA apoyó al equipo de ingeniería
OpenAI utilizó sus modelos y Codex junto con herramientas de automatización del diseño electrónico, conocidas como EDA por sus siglas en inglés. Ho describió un proceso en el que los ingenieros incorporaron esas herramientas a su trabajo; la IA no sustituyó al equipo ni tomó por sí sola las decisiones de diseño.
La asistencia también abarcó tareas de desarrollo de software y la escritura y optimización de kernels, es decir, rutinas que ejecutan operaciones específicas. Así, el uso de IA formó parte de un flujo de trabajo más amplio, no de un diseño autónomo del chip.
La validación final mantuvo los flujos EDA estándar
OpenAI siguió utilizando flujos EDA estándar para el sign-off, la etapa de comprobación y aprobación final del diseño. Ho dijo que los ingenieros mantuvieron la supervisión mientras optimizaban el trabajo con ayuda de IA.
Nueve meses no fija el plazo de los próximos chips
Ho contrastó los nueve meses de Jalapeño con un plazo aproximado de entre 18 meses y dos años para diseños tradicionales. Describió ese punto de referencia como un proceso que a menudo parte de propiedad intelectual ya existente o de una arquitectura heredada, mientras que el de Jalapeño comenzó desde cero.
También advirtió que el calendario depende de lo que exija cada diseño y de la madurez de la tecnología. Por eso, no afirmó que los siguientes chips vayan a completar el mismo recorrido en nueve meses.
El estado de las siguientes generaciones
Ho situó al ASIC de segunda generación cerca del tape-out y dijo que la tercera generación estaba en desarrollo. Según explicó, los siguientes tape-outs dependerán de que la tecnología esté lista y de que cada nueva generación aporte una mejora significativa, no de una cadencia fija.
