SemiAnalysis veröffentlichte am 26. September 2026 einen physischen Teardown des Intel Core Ultra 7 365 aus der Panther-Lake-Familie. Die zentrale Dichteauswertung setzt die untersuchte Compute-Logik auf Intel 18A nahe an GPU-Logik auf TSMC N3E – in einem Modell für repräsentative Standardzellen.
Ein physischer Teardown untersucht Panther Lake
SemiAnalysis beschreibt Querschnitte, Elementkarten, Chipaufnahmen, Floorplans und den Gehäuseaufbau des untersuchten Prozessors. Die Auswertung verbindet damit Einblicke in Transistorstrukturen und Verdrahtung mit der Frage, wie die einzelnen Tiles im Paket zusammenspielen.
Welche Prozesse in den Tiles stecken
Das beschriebene Paket enthält ein Compute-Tile, ein GPU-Tile und ein I/O-Tile auf einer passiven Basis. Foveros-S verbindet die Bausteine. Die Prozesszuordnung unterscheidet sich je nach Tile:
| Tile oder Option | Fertigungsprozess | Beschriebene Konfiguration |
| Compute-Tile | Intel 18A | Beide beschriebenen Varianten nutzen Intel 18A. |
| GT1-GPU-Tile | Intel 3 | 4 Xe3-Kerne |
| GT2-GPU-Tile | TSMC N3E | 12 Xe3-Kerne |
| I/O-Tile-Varianten | TSMC N6 | Zwei Varianten |
Die Angaben zu GT1 und GT2 beschreiben unterschiedliche GPU-Optionen. Die untersuchten I/O-Tiles nutzen beide TSMC N6.
RibbonFET und PowerVia im Chipaufbau
In den untersuchten Intel-18A-Strukturen zählt SemiAnalysis vier übereinandergestapelte horizontale Nanolagen in RibbonFET-Transistoren. Bei den untersuchten Samsung-SF2-MBCFET-Strukturen zählt die Analyse drei. Die Anzahl allein beschreibt weder die Breite der Nanolagen noch die Leistung eines Transistors.
PowerVia trennt die Stromversorgung von der Signalverdrahtung: Signale verlaufen über die vordere Metalllagenfolge M0–M14, während die Stromversorgung über die rückseitige Folge BM0–BM5 geführt wird. Nano-TSVs verbinden das rückseitige Stromnetz mit lokalen Kontakten. Ein untersuchter, mit Molybdän ausgekleideter Wolfram-Nano-TSV reicht von der Kontaktebene bis BM0 und misst in diesem Querschnitt rund 150 nm.
Was der Dichtevergleich aussagt
Das Bohr-Modell von SemiAnalysis findet eine ähnliche Dichte für die untersuchte Intel-18A-Compute-Logik und die untersuchte TSMC-N3E-GPU-Logik. Es kombiniert eine NAND2-Zelle mit vier Transistoren über drei Gate-Pitches und ein Scan-Flipflop mit 32 Transistoren über 19 Gate-Pitches; die Zellen gehen mit einer Gewichtung von 60:40 in das Modell ein.
Für die jeweils untersuchten Beispiele liegt Intel 18A in diesem Modell 18,6 Prozent über dem Intel-3-GPU-Beispiel. Bei der Spitzendichte liegt das 18A-Beispiel laut SemiAnalysis hinter TSMC N3P, TSMC N2 und Samsung SF2. Die Werte beschreiben ausgewählte Logik und ein bestimmtes Zellenmodell; die Dichte eines ganzen Chips hängt auch von der Zellmischung und der Platzierung ab.
Auch die Verdrahtung vergleicht der Teardown anhand bestimmter Bereiche: Die untersuchte M0-Leitung eines 18A-P-Cores hat pro Leitung die 2,63-fache Querschnittsfläche der untersuchten M0-Leitung eines N3E-Vektorrechenkerns. Auf den Routing-Pitch normiert beträgt das Verhältnis 1,84 zu 1. Größere Leiterquerschnitte können den Widerstand senken, zugleich aber die Kapazität erhöhen.
Der Floorplan-Vergleich mit Lunar Lake zeigt außerdem nahezu unveränderte P-Core-Fläche bei größerem privatem L2-Cache: Panther Lake hat 3 MiB statt 2,5 MiB. Der gemeinsam genutzte P-Core-L3-Cache ist laut SemiAnalysis 14,8 Prozent kleiner. Die physikalischen und Floorplan-Messungen umfassen keine Messwerte zu Leistungsaufnahme, Leistung pro Watt oder Akkulaufzeit.
Foveros-S verbindet die Tiles auf einer passiven Basis
Am untersuchten Rand des Compute-Tiles misst SemiAnalysis einen lokalen Microbump-Abstand von rund 25,24 µm und eine Strukturbreite von 12,33 µm. Der lokale Abstand ist kleiner als der im Teardown genannte nominale Foveros-S-Pitch von 36 µm.
