Il 26 settembre 2026 SemiAnalysis ha pubblicato lo smontaggio fisico di un Intel Core Ultra 7 365, della famiglia Panther Lake. L’analisi passa dalle sezioni del chip al floorplan e al package, con un risultato circoscritto: nel modello a celle rappresentative usato da SemiAnalysis, la densità della logica compute Intel 18A e quella della logica GPU TSMC N3E risultano simili.
Uno smontaggio fisico esamina Panther Lake
Il campione identificato come Intel Core Ultra 7 365 è stato analizzato attraverso sezioni fisiche, mappe degli elementi, immagini dei die, floorplan e struttura del package. Il lavoro mette così a fuoco come sono organizzati i blocchi del processore e quali tecnologie di produzione e collegamento compaiono nelle strutture osservate.
Quali processi usano le diverse tile
Una tile è un blocco funzionale di silicio che viene integrato con gli altri nel package. Nel Panther Lake descritto da SemiAnalysis, le tile compute e le opzioni grafiche non condividono tutte lo stesso processo.
| Tile o opzione | Processo | Configurazione descritta |
| Tile compute | Intel 18A | Il processo è lo stesso per entrambe le varianti compute descritte |
| GPU GT1 | Intel 3 | 4 core Xe3 |
| GPU GT2 | TSMC N3E | 12 core Xe3 |
| Tile I/O | TSMC N6 | Due varianti: una con 12 corsie I/O e una più grande con 20 corsie PCIe |
Le tile grafiche GT1 e GT2 hanno anche configurazioni diverse di cache L2: rispettivamente 4 MiB e 16 MiB. Nel package, una tile compute, una GPU e una I/O sono montate su una base passiva con la tecnologia Foveros-S.
RibbonFET e PowerVia: transistor e alimentazione su lati distinti
Nelle strutture Intel 18A esaminate, RibbonFET usa quattro nanosheet orizzontali sovrapposti: sottili canali di silicio circondati dal gate del transistor. Nel campione di strutture Samsung SF2 MBCFET, SemiAnalysis ne conta tre; il numero di fogli, da solo, non determina le prestazioni o la densità del transistor.
PowerVia porta la rete principale di alimentazione sul retro del chip, mentre i segnali viaggiano attraverso il cablaggio frontale. Le sezioni descritte comprendono gli strati frontali M0–M14 per i segnali e gli strati posteriori BM0–BM5 per l’alimentazione. Nano-TSV — connessioni verticali che attraversano il silicio — collegano la rete posteriore ai contatti locali.
Nella sezione esaminata, un nano-TSV in tungsteno rivestito di molibdeno misura circa 150 nm dal livello dei contatti a BM0. Per le linee M0, la sezione del conduttore del campione Intel 18A del P-core è 2,63 volte quella della linea campionata nel vector engine TSMC N3E; l’area rapportata al passo di instradamento è 1,84 volte maggiore. Una sezione più ampia può ridurre la resistenza, ma può anche aumentare la capacità elettrica.
Che cosa misura il confronto di densità
Il modello Bohr a celle rappresentative di SemiAnalysis confronta logica compute Intel 18A campionata e logica GPU TSMC N3E campionata. Combina una cella NAND2 a quattro transistor, estesa su tre passi di gate, e un flip-flop di scansione a 32 transistor, esteso su 19 passi, con pesi 60:40. In questo modello le densità risultano simili; l’esempio Intel 18A è inoltre del 18,6% più denso dell’esempio GPU Intel 3 analizzato.
La densità dell’intero die dipende anche dalla composizione delle celle e dalla loro disposizione. Nel confronto di densità di picco riportato da SemiAnalysis, l’esempio Intel 18A non supera TSMC N3P, TSMC N2 o Samsung SF2. Sono confronti tra strutture e metriche specifiche, non una misura delle prestazioni del processore.
Il floorplan ridistribuisce anche le cache
Nel confronto con Lunar Lake, l’area del P-core di Panther Lake è quasi invariata. La cache L2 privata passa da 2,5 MiB a 3 MiB, mentre la cache L3 condivisa dei P-core si riduce del 14,8%. Sono differenze di floorplan: descrivono l’organizzazione del silicio, non il rendimento per watt di un portatile.
Il rendimento per watt e l’autonomia sono grandezze di sistema; l’analisi di SemiAnalysis riguarda sezioni fisiche, floorplan e package del processore.
Foveros-S e il collegamento delle tile
Al bordo campionato della tile compute, SemiAnalysis misura una distanza locale tra microbump di circa 25,24 µm e una larghezza della struttura di 12,33 µm. Il lavoro cita separatamente un passo nominale Foveros-S di 36 µm. I microbump sono i piccoli collegamenti che uniscono le tile nel package.
