Em 26 de setembro de 2026, a SemiAnalysis publicou uma desmontagem física do Intel Core Ultra 7 365, da família Panther Lake. A análise examina cortes transversais, plantas dos chips e a construção do pacote; no modelo de células representativas da publicação, a densidade da lógica de computação Intel 18A é semelhante à da lógica de GPU TSMC N3E analisada.
Como os processos se distribuem entre os tiles
O pacote descrito combina um tile de computação, um de GPU e um de I/O sobre uma base passiva, em uma montagem Foveros-S. Os processos variam conforme o tile e a opção de GPU:
| Tile ou opção | Processo | Configuração descrita |
| Tile de computação | Intel 18A | As variantes descritas usam Intel 18A |
| GPU GT1 | Intel 3 | 4 núcleos Xe3 |
| GPU GT2 | TSMC N3E | 12 núcleos Xe3 |
| Variantes do tile de I/O | TSMC N6 | Duas variantes descritas |
RibbonFET e PowerVia: transistores e alimentação em redes separadas
Nas estruturas Intel 18A examinadas, a SemiAnalysis identificou quatro nanolâminas horizontais empilhadas nos transistores RibbonFET. Nas estruturas Samsung SF2 MBCFET usadas para comparação, contou três; a contagem, por si só, não determina desempenho ou densidade, pois as larguras das lâminas também diferem.
O PowerVia leva a rede de alimentação à parte traseira do chip. A fiação frontal M0–M14 conduz sinais, enquanto a rede traseira BM0–BM5 conduz alimentação. Nano-TSVs conectam essa rede a contatos locais. Em um dos cortes analisados, a conexão entre o nível dos contatos e BM0 tinha cerca de 150 nm e consistia em uma via de tungstênio revestida por molibdênio, ligada a um trilho traseiro de cobre.
Condutores com maior seção transversal podem reduzir a resistência, mas também acrescentar capacitância. Na amostra de linha M0 do núcleo P Intel 18A, a área transversal por linha era 2,63 vezes a da linha M0 do mecanismo vetorial TSMC N3E analisado. Com a área normalizada pelo pitch de roteamento, a relação era de 1,84 vez.
O que a comparação de densidade mede
O modelo Bohr de células representativas da SemiAnalysis comparou lógica de computação Intel 18A e lógica de GPU TSMC N3E de amostras específicas. A densidade calculada ficou semelhante. O modelo combina uma célula NAND2 de quatro transistores, distribuída por três pitches de porta, e um flip-flop de varredura de 32 transistores, distribuído por 19 pitches, com pesos de 60% e 40%, respectivamente. Para os exemplos modelados, a lógica 18A também ficou 18,6% mais densa que o exemplo de GPU Intel 3.
Esses resultados descrevem as geometrias e células usadas no modelo. A densidade de um chip inteiro também depende da composição de células e de seu posicionamento. A análise física da SemiAnalysis trata de estruturas e plantas dos chips; não inclui medições de consumo, desempenho por watt ou autonomia de notebooks.
Foveros-S conecta os tiles sobre uma base passiva
Na borda do tile de computação examinado, a SemiAnalysis mediu um espaçamento local entre microbumps de aproximadamente 25,24 µm. A publicação cita separadamente um pitch nominal de 36 µm para Foveros-S. A medida local se refere à região observada, enquanto o valor nominal descreve o pitch citado para a tecnologia de empacotamento.
O floorplan também muda em relação a Lunar Lake
Na comparação de plantas dos chips, a área do núcleo P de Panther Lake aparece quase inalterada em relação a Lunar Lake, enquanto o cache L2 privado passa de 2,5 MiB para 3 MiB. O cache L3 compartilhado dos núcleos P é 14,8% menor na comparação.
