Op 26 september 2026 publiceert SemiAnalysis een fysieke teardown van de Intel Core Ultra 7 365, een Panther Lake-chip. De analyse beschrijft transistorstructuren, vloerplannen en de verpakking van de chip. In een model met representatieve cellen komen de onderzochte Intel 18A-computelogica en TSMC N3E-gpu-logica op een vergelijkbare dichtheid uit.
Welke processen bij de tile-opties horen
De beschreven Panther Lake-verpakking combineert een compute-tile, een gpu-tile en een i/o-tile op een passieve basistile. Foveros-S verbindt die onderdelen. De proceskeuze verschilt per tile en gpu-optie:
| Tile of optie | Proces | Beschreven configuratie |
| Compute-tile | Intel 18A | Beide beschreven varianten gebruiken dit proces. |
| Gpu-optie GT1 | Intel 3 | 4 Xe3-kernen. |
| Gpu-optie GT2 | TSMC N3E | 12 Xe3-kernen. |
| I/o-tilevarianten | TSMC N6 | Twee varianten: een met 12 lanes en een grotere met 20 PCIe-lanes. |
RibbonFET en PowerVia scheiden transistorstructuur en stroomtoevoer
In de onderzochte Intel 18A-structuren telt SemiAnalysis vier gestapelde nanosheets in de RibbonFET-transistors. In de onderzochte Samsung SF2 MBCFET-structuren zijn dat er drie. Ook de breedte van de sheets verschilt, dus het aantal alleen bepaalt geen prestatie- of dichtheidsvergelijking.
De bedrading heeft twee afzonderlijke netwerken. De frontside-lagen M0–M14 voeren signalen; de backside-lagen BM0–BM5 voeren stroom. PowerVia gebruikt nano-TSV’s om het voedingsnetwerk aan de achterkant met lokale contacten te verbinden. Een gemeten verbinding van contactniveau tot BM0 is ongeveer 150 nm lang en bestaat uit een wolfraam-nano-TSV met een molybdeenbekleding.
{{Infographic wordt na deze sectie ingevoegd.}}
Wat de dichtheidsvergelijking meet
SemiAnalysis vergelijkt met een Bohr-model de representatieve celgeometrie van de onderzochte Intel 18A-computelogica met die van TSMC N3E-gpu-logica. De uitkomst is een vergelijkbare dichtheid. In dezelfde modelbenadering is het Intel 18A-voorbeeld 18,6% dichter dan het Intel 3-gpu-voorbeeld.
Het model weegt twee celtypen: een NAND2-cel met vier transistors over drie gate pitches en een scanflipflop met 32 transistors over 19 pitches. De weging is 60:40. SemiAnalysis merkt op dat de dichtheid van een volledige chip ook afhangt van de celmix en de plaatsing van de cellen.
Een afzonderlijke meting vergelijkt de M0-signaallijn van een onderzochte 18A P-core met een M0-lijn van een TSMC N3E-vectorengine. De dwarsdoorsnede per lijn is in het 18A-voorbeeld 2,63 keer zo groot; na normalisatie voor de routeringspitch is het verschil 1,84 keer. Een grotere geleiderdoorsnede kan de weerstand verlagen, maar ook de capaciteit verhogen.
Foveros-S verbindt de tiles
Bij de rand van de onderzochte compute-tile meet SemiAnalysis een lokale microbumpspatiëring van ongeveer 25,24 µm. De analyse noemt daarnaast een nominale Foveros-S-pitch van 36 µm. Die waarden slaan op verschillende metingen: de eerste op de onderzochte locatie, de tweede op de genoemde nominale pitch.
De vergelijking van de vloerplannen met Lunar Lake laat nog twee veranderingen zien: het oppervlak van de P-cores is vrijwel gelijk, terwijl de private L2-cache groeit van 2,5 MiB naar 3 MiB. De gedeelde P-core-L3-cache is volgens SemiAnalysis 14,8% kleiner.
