Le 26 septembre 2026, SemiAnalysis a publié le démontage physique d’un Intel Core Ultra 7 365, identifié comme un processeur Panther Lake. L’analyse de coupes, des plans de puce et de l’assemblage décrit plusieurs choix de fabrication d’Intel 18A. Dans son modèle de cellules représentatives, SemiAnalysis trouve une densité similaire entre la logique de calcul 18A échantillonnée et la logique graphique TSMC N3E.
Les procédés associés aux différentes tuiles
Le processeur décrit associe une tuile de calcul, une tuile graphique et une tuile d’entrées-sorties sur une base passive, avec un assemblage Foveros-S. Les deux variantes de la tuile de calcul utilisent Intel 18A. Les tuiles graphiques GT1 et GT2, elles, associent leurs cœurs Xe3 à des procédés différents.
| Tuile ou option | Procédé associé | Configuration décrite |
| Tuile de calcul | Intel 18A | Les deux variantes décrites utilisent ce procédé |
| GT1, option graphique | Intel 3 | 4 cœurs Xe3 |
| GT2, option graphique | TSMC N3E | 12 cœurs Xe3 |
| Tuile d’entrées-sorties | TSMC N6 | Deux variantes décrites |
RibbonFET et PowerVia : transistors et réseaux séparés
Dans les structures Intel 18A examinées, SemiAnalysis compte quatre feuilles horizontales empilées dans les transistors RibbonFET, une architecture à grille entourant le canal. Dans les structures Samsung SF2 MBCFET échantillonnées pour comparaison, le décompte est de trois feuilles.
PowerVia place le réseau principal d’alimentation sur la face arrière de la puce. Le câblage frontal M0–M14 transporte les signaux, tandis que le réseau arrière BM0–BM5 transporte l’alimentation. Des nano-TSV — des connexions verticales traversant le silicium — relient ce réseau arrière aux contacts locaux.
Dans une coupe examinée, SemiAnalysis mesure environ 150 nm entre le niveau des contacts et BM0 pour une connexion nano-TSV en tungstène gainé de molybdène. L’analyse rapporte aussi que la ligne M0 du P-core 18A échantillonné présente 2,63 fois la surface de section par ligne de celle du moteur vectoriel N3E comparé. Une fois rapportée au pas de routage, cette surface est 1,84 fois plus grande. Une section conductrice plus importante peut réduire la résistance, mais aussi accroître la capacité.
Ce que mesure la comparaison de densité
Le modèle Bohr de SemiAnalysis estime une densité similaire pour la logique de calcul Intel 18A et la logique graphique TSMC N3E échantillonnées. Il compare donc des exemples de blocs logiques distincts, et non la densité totale de deux puces. Le résultat dépend aussi du mélange de cellules et de leur placement.
Pour construire son modèle, SemiAnalysis combine une porte NAND à deux entrées de quatre transistors répartie sur trois pas de grille et une bascule de balayage de 32 transistors répartie sur 19 pas, avec une pondération de 60/40. Le même modèle donne à l’exemple de logique de calcul 18A une densité supérieure de 18,6 % à celle de l’exemple de logique graphique Intel 3. Pour la densité de pointe, SemiAnalysis indique que son exemple 18A ne devance pas TSMC N3P, TSMC N2 ni Samsung SF2.
Ces observations portent sur des géométries de cellules échantillonnées. Elles ne mesurent ni les performances d’un processeur ni son rendement énergétique dans un ordinateur portable. L’analyse ne quantifie pas non plus la consommation, les performances par watt ou l’autonomie de Panther Lake.
Foveros-S assemble les tuiles sur une base passive
L’assemblage décrit place les tuiles de calcul, graphique et d’entrées-sorties sur une base passive au moyen de Foveros-S. Au bord de la tuile de calcul échantillonnée, SemiAnalysis mesure un espacement local des microbumps d’environ 25,24 µm. L’analyse cite séparément un pas nominal Foveros-S de 36 µm.
Le plan des cœurs répartit autrement le cache
Dans sa comparaison des plans de puce avec Lunar Lake, SemiAnalysis décrit une surface de P-core presque inchangée. Le cache L2 privé passe de 2,5 MiB à 3 MiB, tandis que le cache L3 partagé des P-cores diminue de 14,8 %.
