Nagare Labs presenta Z2RAM como una arquitectura propuesta de memoria de semiconductores de óxido que colocaría capas de memoria sobre la lógica de un acelerador. La empresa proyecta para la primera generación una densidad de bits cinco veces superior a la de la SRAM de alta densidad de 2 nm, una velocidad de acceso 14 veces mayor que la de DRAM y un tercio de su energía de lectura frente a SRAM. Un reportaje publicado el 26 de octubre de 2026 situó el proyecto en la fase de prototipos de laboratorio.
Qué proyecta Nagare para Z2RAM
Nagare presenta las tres cifras como proyecciones para Gen 1. La densidad de bits indica cuántos bits caben en una superficie; la velocidad de acceso y la energía de lectura describen aspectos distintos del funcionamiento de la memoria.
| Métrica | Proyección de Nagare para Gen 1 | Referencia |
| Densidad de bits | 5× la densidad | SRAM de alta densidad de 2 nm |
| Velocidad de acceso | 14× la velocidad | DRAM |
| Energía de lectura | 3× menos | SRAM |
Cómo funcionaría la celda propuesta
Según la descripción de Suman Datta, cofundador de Nagare Labs, la celda Z2RAM usaría dos transistores y almacenaría la carga mediante la capacitancia de puerta del segundo. Una celda DRAM convencional, en cambio, combina un transistor con un condensador. Nagare también describe la lectura de Z2RAM como no destructiva y el refresco como poco frecuente.
La arquitectura propuesta depositaría capas de memoria directamente sobre la lógica del acelerador. En HBM, los apilamientos de memoria se sitúan junto a la lógica y se conectan mediante un interposer. Nagare plantea la integración vertical como una forma de acercar la memoria al cálculo y sostiene que eso podría reducir la distancia de las conexiones y su coste energético.
Los hitos que declara la empresa
Nagare sitúa en 2020 la demostración de una celda de ganancia de dos transistores basada en óxido amorfo. En 2024, dice que seleccionó los materiales y la estructura del dispositivo y optimizó su fiabilidad. Para 2025, declara una demostración experimental de una celda de memoria y la fabricación de una estructura de transistores de cuatro capas. En 2026, afirma que mostró estabilidad a largo plazo.
Prototipos y obstáculos de integración
En su reportaje del 26 de octubre de 2026, The Register describió Z2RAM en fase de prototipos de laboratorio y señaló que Nagare buscaba un socio de fabricación para I+D. Shimeng Yu, cofundador de la empresa, indicó que no había un estándar para integrar este tipo de memoria con aceleradores y que podría ser necesario desarrollar una interfaz propia.
Datta señaló además un posible problema de fiabilidad: vacantes atómicas y pequeños cambios en el voltaje umbral de los transistores podrían alterar el estado de una celda. El voltaje umbral es el nivel a partir del cual un transistor cambia de estado; en una celda de memoria, una variación pequeña podría afectar al dato almacenado.
El mismo reportaje atribuyó a Nagare una ronda semilla de 5 millones de dólares y los objetivos de tomar muestras en un plazo de cuatro años y alcanzar envíos de producción dentro de una década.
