A Nagare projeta a Z2RAM como uma memória de semicondutores de óxido para aceleradores e prevê, na primeira geração, densidade de bits cinco vezes maior que a da SRAM de alta densidade de 2 nm. A empresa também estima acesso 14 vezes mais rápido que o da DRAM e energia de leitura três vezes menor que a da SRAM. Em reportagem publicada em 26 de outubro de 2026, The Register descreveu a tecnologia como estando em estágio de protótipos de laboratório.
Quais são as metas de desempenho da Z2RAM?
As três metas da Gen 1 divulgadas pela Nagare são projeções da empresa:
| Métrica | Projeção para a Gen 1 | Base de comparação |
| Densidade de bits | 5× | SRAM de alta densidade de 2 nm |
| Velocidade de acesso | 14× | DRAM |
| Energia de leitura | Um terço | SRAM |
A empresa compara cada métrica a uma tecnologia diferente: densidade com SRAM de alta densidade, velocidade de acesso com DRAM e energia de leitura com SRAM. Os números indicam o que a Nagare espera alcançar com a primeira geração, não resultados de um produto em operação.
Como a célula proposta armazenaria os dados?
A Z2RAM usaria dois transistores por célula. Segundo a descrição de Suman Datta, cofundador da Nagare, a carga ficaria armazenada na capacitância de gate do segundo transistor. Uma célula convencional de DRAM usa um transistor e um capacitor; a proposta da Z2RAM usa o próprio transistor para armazenar a carga.
A Nagare planeja depositar camadas de memória diretamente sobre a lógica de um acelerador. Na configuração descrita para a HBM, pilhas de memória ficam ao lado da lógica e se conectam por um interposer, uma camada usada para interligar chips. A empresa apresenta a integração vertical da Z2RAM como um caminho para encurtar as conexões e ampliar a largura de banda.
Quais marcos de desenvolvimento a Nagare relata?
A cronologia divulgada pela empresa registra avanços de pesquisa antes da fase de protótipos descrita em 2026:
- 2020: demonstração de uma célula de ganho de dois transistores feita de óxido amorfo.
- 2024: seleção do material e da estrutura do dispositivo, com otimização da confiabilidade, segundo a Nagare.
- 2025: demonstração experimental de uma célula de memória e fabricação de uma estrutura de transistores com quatro camadas.
- 2026: a empresa relatou ter demonstrado estabilidade de longo prazo.
Esses marcos descrevem etapas de pesquisa relatadas pela Nagare. Eles são distintos das metas de desempenho projetadas para a Gen 1 e da produção comercial.
O que ainda dificulta a integração?
Na reportagem de 26 de outubro de 2026, The Register informou que a Nagare buscava um parceiro de fabricação para pesquisa e desenvolvimento e estava na fase de protótipos de laboratório. Shimeng Yu, cofundador da empresa, apontou a falta de um padrão para integrar esse tipo de memória a aceleradores. Sem um padrão, a Nagare talvez precise desenvolver uma interface própria para conectar a Z2RAM ao processador.
Datta também descreveu um desafio de confiabilidade: vacâncias atômicas e pequenas variações causadas por poucos elétrons poderiam alterar a tensão de limiar dos transistores e perturbar uma célula. A integração e a estabilidade das células, portanto, são parte do trabalho que separa a arquitetura proposta da implantação em aceleradores.
A mesma reportagem informou que a Nagare havia levantado US$ 5 milhões em uma rodada seed. Também atribuiu à empresa metas relativas de fornecer tiles funcionais para amostragem em até quatro anos e iniciar remessas de produção em até uma década.
