Nagare descrive Z2RAM come una memoria a semiconduttori a ossido progettata per essere depositata direttamente sopra la logica di un acceleratore. Per la prima generazione indica tre obiettivi di prestazione; in un resoconto pubblicato il 26 ottobre 2026, The Register descriveva la tecnologia ancora allo stadio di prototipi di laboratorio.
Gli obiettivi Gen 1 e le loro basi di confronto
Nagare proietta una densità di bit cinque volte superiore a quella della SRAM ad alta densità a 2 nm, una velocità di accesso pari a 14 volte quella della DRAM e un’energia di lettura pari a un terzo di quella della SRAM. L’azienda presenta tutti e tre i valori come proiezioni per Gen 1.
| Metrica | Obiettivo Gen 1 di Nagare | Base di confronto |
| Densità di bit | 5× | SRAM ad alta densità a 2 nm |
| Velocità di accesso | 14× | DRAM |
| Energia di lettura | Un terzo | SRAM |
Le metriche descrivono aspetti diversi: la densità indica quanti bit possono stare in una certa area, la velocità riguarda l’accesso ai dati e l’energia di lettura il consumo associato alla lettura. I tre rapporti non sono risultati di un prodotto in commercio: sono gli obiettivi dichiarati da Nagare per la prima generazione.
Una cella a due transistor sopra la logica dell’acceleratore
La cella Z2RAM proposta usa due transistor e conserva la carica sfruttando la capacità di gate del secondo transistor. Nella DRAM tradizionale, invece, ogni cella usa un transistor e un condensatore. Nagare descrive la lettura di Z2RAM come non distruttiva e prevede aggiornamenti periodici poco frequenti.
L’architettura punta a depositare strati di memoria verticali direttamente sopra la logica dell’acceleratore, collegandoli in 3D. Per Gen 1 Nagare indica sei strati. L’HBM, una memoria impiegata negli acceleratori ad alte prestazioni, usa invece stack collocati accanto alla logica e collegati tramite un interposer. Nagare presenta la maggiore vicinanza tra memoria e calcolo come una possibile via per ridurre la distanza dei collegamenti.
L’azienda afferma di voler realizzare gli strati sullo stesso die, con processi CMOS e attrezzature di produzione da 300 mm, usando litografia DUV anziché EUV. Si tratta dell’approccio produttivo previsto da Nagare.
Le tappe di sviluppo dichiarate da Nagare
La cronologia pubblicata dall’azienda colloca nel 2020 la dimostrazione di una cella a guadagno con due transistor in ossido amorfo. Nel 2024 Nagare dichiara di aver selezionato il materiale e la struttura del dispositivo e di averne ottimizzato l’affidabilità.
Nel 2025, secondo la società, è stata dimostrata sperimentalmente una cella di memoria ed è stata fabbricata una struttura di transistor a quattro strati. Nel 2026 Nagare ha dichiarato di aver mostrato stabilità a lungo termine. Sono tappe di ricerca indicate dall’azienda; la struttura a quattro strati descritta per il 2025 è distinta dai sei strati previsti per Gen 1.
Prototipi, integrazione e affidabilità
The Register riferì il 26 ottobre 2026 che Nagare lavorava a prototipi di laboratorio e cercava un partner di fabbricazione per attività di ricerca e sviluppo. Nello stesso resoconto, il cofondatore Shimeng Yu segnalò che allora mancava uno standard per integrare questo tipo di memoria con gli acceleratori e che avrebbe potuto servire un’interfaccia proprietaria.
Il cofondatore Suman Datta indicò anche un rischio di affidabilità: piccole variazioni della tensione di soglia dei transistor, legate a effetti di singoli elettroni o di pochi elettroni, potrebbero alterare lo stato di una cella. L’integrazione e la stabilità delle celle sono quindi questioni centrali nello sviluppo dell’architettura.
The Register riferì che Nagare aveva raccolto 5 milioni di dollari in un round seed e che Playground Global contribuiva a finanziare lo sviluppo. Secondo lo stesso resoconto, l’azienda aveva fissato come obiettivi il campionamento di tile funzionanti entro quattro anni e l’avvio delle spedizioni di produzione entro un decennio.
