Nagare présente Z2RAM comme une mémoire à semi-conducteurs à oxyde destinée à être déposée directement sur la logique d’un accélérateur. Ses objectifs de première génération portent sur la densité, la vitesse d’accès et l’énergie de lecture. Dans un article publié le 26 octobre 2026, The Register décrivait le projet au stade du prototype de laboratoire.
Les objectifs de performance annoncés pour Gen 1
Nagare projette une densité de bits cinq fois supérieure à celle de la SRAM haute densité en 2 nm, une vitesse d’accès quatorze fois supérieure à celle de la DRAM et une énergie de lecture trois fois inférieure à celle de la SRAM.
| Indicateur | Projection de Nagare pour Gen 1 | Base de comparaison |
| Densité de bits | 5× | SRAM haute densité en 2 nm |
| Vitesse d’accès | 14× | DRAM |
| Énergie de lecture | 3× moins | SRAM |
Ces chiffres décrivent les projections de l’entreprise, pas les performances d’une mémoire commercialisée. Les trois comparaisons portent sur des critères différents : la quantité de données stockables dans une surface donnée, la vitesse d’accès et l’énergie nécessaire à la lecture. Ils ne forment donc pas un résultat de test unique.
Une cellule à deux transistors placée sur la logique de l’accélérateur
Nagare décrit Z2RAM comme une mémoire à semi-conducteurs à oxyde dont chaque cellule utiliserait deux transistors. Selon la description rapportée par The Register, la charge serait stockée grâce à la capacité de grille du second transistor. Une cellule DRAM conventionnelle associe, elle, un transistor à un condensateur.
L’entreprise prévoit de déposer des couches de mémoire directement au-dessus de la logique de l’accélérateur, avec des connexions verticales. Les piles de mémoire HBM sont placées à côté de la logique et reliées par un interposeur. Nagare présente la proximité de ses couches comme un moyen de réduire la distance entre mémoire et calcul et de viser une bande passante plus élevée. Il s’agit de l’objectif de l’architecture proposée.
Les jalons que Nagare attribue à ses travaux
Nagare situe ses premiers jalons de recherche en 2020, année où l’entreprise dit avoir démontré une cellule de gain à deux transistors en oxyde amorphe. Elle indique avoir sélectionné le matériau et la structure du dispositif, puis optimisé sa fiabilité en 2024.
En 2025, Nagare affirme avoir démontré expérimentalement une cellule mémoire et fabriqué une structure de transistors empilés sur quatre couches. L’entreprise déclare avoir montré une stabilité à long terme en 2026. Ces jalons décrivent l’avancement de travaux de recherche ; dans son article du 26 octobre 2026, The Register rapportait que Nagare en était encore aux prototypes de laboratoire et cherchait un partenaire de fabrication pour la R&D.
L’intégration et la fiabilité restent des défis
Shimeng Yu, cofondateur de Nagare, a signalé dans l’entretien rapporté par The Register l’absence de norme pour intégrer ce type de mémoire à un accélérateur. Il a évoqué la nécessité d’une liaison 3D et la possibilité que l’entreprise doive recourir à une interface propriétaire.
Suman Datta, autre cofondateur, a décrit un risque de fiabilité : des lacunes atomiques ou des effets liés à un très petit nombre d’électrons pourraient déplacer la tension de seuil des transistors et perturber une cellule. La conception doit donc progresser au-delà de la démonstration des cellules pour répondre aux contraintes d’intégration et de fiabilité.
The Register rapportait également un financement d’amorçage de 5 millions de dollars pour Nagare. Le même article présentait les objectifs de l’entreprise comme des échéances relatives : obtenir des échantillons fonctionnels dans les quatre ans et atteindre les livraisons de production dans la décennie.
