Microns DRAM-Knoten 1δ soll in der zweiten Jahreshälfte 2027 in die Hochvolumenfertigung gehen. Ein am 4. November 2026 veröffentlichter Bericht beschreibt den Prozess als im Hochlauf der Fertigungsausbeute. Gegenüber 1γ soll die Bitdichte um einen Wert im mittleren Zwanzig-Prozent-Bereich steigen.

1δ ist der nächste konkrete Schritt

Micron fertigt 1γ dem Bericht zufolge bereits in hohen Stückzahlen. Es ist der erste DRAM-Knoten des Unternehmens mit EUV-Lithografie. Bei 1δ, dem nächsten Prozessschritt, läuft der Hochlauf der Fertigungsausbeute; die Hochvolumenfertigung ist für die zweite Jahreshälfte 2027 vorgesehen.

Der erwartete Dichtegewinn bezieht sich auf die Zahl der gespeicherten Bits pro Fläche. Micron plant 1δ für künftige DDR- und LPDDR-Speicher, Grafik-DRAM sowie HBM5, vertikales HBM und vEIM. Auch die Fertigung in den USA ist vorgesehen.

Planare DRAM-Knoten und 3D-Entwicklung

Micron will planare DRAM-Zellen mit 6F² weiter skalieren. Die zuvor verfolgte 4F²-Richtung hat das Unternehmen laut dem Bericht aufgegeben. Für 1ε ist Wafer-Bonding geplant, bei dem Wafer miteinander verbunden werden. Der Knoten ζÅ befindet sich in einer frühen Entwicklungsphase und soll High-NA-EUV nutzen; ηÅ ist noch in der Technologieerkundung.

Parallel entwickelt Micron die 3D-DRAM-Generationen 3D1 und 3D2. Einen Produktionszeitraum nennt der Fahrplan dafür nicht. Micron will 3D-DRAM dann einführen, wenn Kosten und Leistung mit planarem DRAM konkurrieren können. Damit hängt der Wechsel zur vertikalen Bauweise nicht allein von der technischen Entwicklung ab, sondern auch davon, ob sie sich wirtschaftlich und bei der Leistung rechnet.

Speicherpläne für KI und Server

Bei kundenspezifischem HBM können laut dem Bericht angepasste Logikbausteine in den Basis-Die integriert werden; solche Produkte sind ab HBM4E vorgesehen. Beim geplanten vertikalen HBM (vHBM) sollen Speicherstapel direkt über ASICs oder CPUs sitzen, statt neben dem Prozessor auf einem Interposer. Die Bauweise zielt auf höhere Bandbreite. Stromversorgung und Wärmeabfuhr bleiben dabei technische Herausforderungen; Micron plant unter anderem Hybrid-Bonding, Heatspreader und thermisch abgestimmte Designs.

Die erste Generation von vEIM, Microns vertikaler Speicher für Edge-Inferenz, hat Zielwerte von etwa 2 TB/s Bandbreite und weniger als 1 Pikojoule Energie pro übertragenem Bit. Auch diese Werte sind Roadmap-Ziele. Für LPDDR6 erwartet Micron rund 35 Prozent weniger Stromverbrauch als bei LPDDR5. Bei DDR6 zielt das Unternehmen auf die doppelte Bandbreite von DDR5. An LPDDR6 für Rechenzentren arbeitet Micron dem Bericht zufolge mit Meta.

Eine separate DDR5-Moduldemonstration

Ein am 15. September 2026 veröffentlichter Bericht beschrieb Microns Demonstration eines 512-GB-DDR5-RDIMM auf mehreren Serverplattformen. Das Modul erreichte dabei laut Bericht Geschwindigkeiten von bis zu 9.200 MT/s. Für die Massenfertigung nannte Micron die zweite Jahreshälfte 2027 als Ziel. In einem Dual-Sockel-Server mit 24 Steckplätzen sollen sich mit solchen Modulen bis zu 12 TB DDR5-Arbeitsspeicher nutzen lassen.

G11-NAND als weiterer Teil des Fahrplans

Auch für 3D-NAND zielt Micron bei der Generation G11 auf die Massenfertigung in der zweiten Jahreshälfte 2027. G11 soll mehr als 400 aktive Schichten haben, verglichen mit 276 bei G9, und Wafer-auf-Wafer-Bonding nutzen. Für 3D-TLC-NAND nennt der Fahrplan eine etwa doppelte Bitdichte gegenüber G9, 50 Prozent mehr I/O-Geschwindigkeit und eine um mehr als 25 Prozent geringere Energie pro übertragenem Bit. NeoTeo hat den möglichen direkten Schritt von G9 zu G11 bereits eingeordnet.

Für KI skizziert Micron außerdem zwei NAND-Konzepte: SLC-NAND für viele Ein- und Ausgabevorgänge pro Sekunde sowie gestapeltes NAND mit hoher Bandbreite und einem Logik-Basis-Die, das näher an Rechenbeschleunigern sitzen soll.